PLL后仿MMD和sigma delta 的问题

srj915

PLL前仿真整个环路没问题（所有模块都有对应的电路）
因为MMD和sigma-delta自己画版图太费人力且功耗也大，所以采用数字后端来做，所以将这两个模块做成了只有pin 没有实际电路的一个原理图，现在问题是数字后端给了一版版图，和PLL中其他模拟版图拼起来过了LVS（MMD和Sigma delta过lvs 的时候用的数字的CDL网表，数字网表中的器件类型和前方对应这两个模块的器件有不同，具体原因不太清楚数字的东西）现在的问题是后仿所有的PEX提参文件带进config，仿真结果显示分频器和sigma delta模块的功能都不能正常工作，已经修改了两个模块的pin 的顺序和PEX提参文件的顺序一致，应该不存在识别不到这两个模块的问题，但版图那边LVS 也是没问题的，不知道这个情况是什么原因？是我需要用数模混合仿真器？（都是版图的提参文件，不涉及verilog语言应该不用数模混仿吧）还是说我需要在仿真的netlist里面添加什么文件？（比如这两个模块的CDL？但都用提参文件仿了，应该和CDL没关系了吧）

lwzunique

前提是带着这两个模块的verilog的混合仿真对吗？

tanborui123

MMD的输入工作在多高频率的？挺少见这个模块用数字去综合的。

srj915

lwzunique 发表于 2025-4-30 10:26
前提是带着这两个模块的verilog的混合仿真对吗？

不是，前仿真是这两个模块是有实际电路，用模拟方式搭建的，然后数字那边做版图貌似把那些门电路换成了他们数字类型的器件，我这边只把两个模块做成了只有pin ，没有实际电路的东西，数字版图把版图给到了模拟版图，然后用模拟版图提寄生的方法提的pex 文件，我直接用config配的后仿

srj915

tanborui123 发表于 2025-4-30 10:51
MMD的输入工作在多高频率的？挺少见这个模块用数字去综合的。

最高是1G，但第一版只到600MHz，因为这个模块和Sigma delta做在一起了，没有拆开，直接都让数字综合了

srj915

lwzunique 发表于 2025-4-30 10:26
前提是带着这两个模块的verilog的混合仿真对吗？

跑LVS是用的数字那边提供的cell网表

xuwenwei

为什么用config去仿真，不能直接用specter直接仿真吗

lwzunique

你先试试数字写的verilog功能是不是对的吧~~~sdm用数字的流程没啥问题， divider频率高的时候通常用异步设计，异步设计不会用数字流程做的，画版图也不费事。 对于低频的divider用数字确实有这么干的，这个有没问题。

先保证前方真，用混合仿真流程，这两个模块 Verilog code的逻辑功能是对的呀，这个不保证，后面一系debug的意义是啥？