PLL

骑着小猪看夕阳

我正在做一个CPPLL，目标锁定频率是7.2G
在验证他锁定的过程中，发现应该要锁定的时候Vctrl却持续缓慢地增加，导致无法锁定。我用matlab计算环路带宽是400k，相位裕度是52°

请问这有可能是什么原因呢？请教各位大佬，已经卡了好久了

RFIC从零开始

排查电路功能问题的话，400kHz大概率是要十几us锁定，或者你把tran的精度和步进设置短点看看

ToDai

6us时间不够长

zhanweisu33

仿真时间不够，VCO的最高频率不能达到7.2G....

Rrzz

检查一下1.VCO频率是否已经稳定，比如一些dc点是否已经settle完毕；2.是否有其他原因导致VCO频率变化，例如温补模块

Daixishi1988215

PLL是锁相，锁相后频率自然就是目标频率，但是频率对了，不代表已经锁相了。
从你的现象上看，频率是接近7.2G了，但是vctl电压反而在增加，这个也是一种合理想象。
可以确认下这个时候PFD信号的相位关系，从vctl的电压缓慢增加看，大概率还是ref超前，没有达到锁定状态。然后现在频率又非常接近锁定频率，相位调整就会非常缓慢，需要等这个状态的相位差足够大改变PFD输出状态，之后应该很快就能锁定。可以再等等仿真。

骑着小猪看夕阳

   

Daixishi1988215 发表于 2025-4-28 15:49
PLL是锁相，锁相后频率自然就是目标频率，但是频率对了，不代表已经锁相了。
从你的现象上看，频率是接近7. ...

请问您，如果时间足够长后就算能够锁定，是不是也说明环路参数或者哪有问题呢？

骑着小猪看夕阳

感谢大家，问题已经解决了，是我电荷泵的问题

www_analog

   

骑着小猪看夕阳 发表于 2025-4-29 20:19
感谢大家，问题已经解决了，是我电荷泵的问题

请教一下电荷泵什么问题会导致这样

jeromescx

我看论文里很少用cppll做这么高频