求助！！！！！verilog代码过不了DC综合！！！

叶子iou

这段代码//Dual port RAM
    reg [DATA_WIDTH-1:0] ram[2**ADDRESS_WIDTH-1:0];

    //Port A
    always @ (posedge clk)
    begin
        if (weA)
        begin
            ram[addrA] <= dataA;
            qA <= dataA;
        end
        else
        begin
            qA <= ram[addrA];
        end
    end

    //Port B
    always @ (posedge clk)
    begin
        if (weB)
        begin
            ram[addrB] <= dataB;
            qB <= dataB;
        end
        else
        begin
            qB <= ram[addrB];
        end
    end在DC综合里面显示

                               
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该怎么解决哇！！！！求助大神

刮痧永不嫌多

试试将两个模块写在一个always语句中（我也是小白，不一定有用）

qizhrj

寄存器不支持在两个always块中赋值，就相当于是电路中的一个寄存器，输入端D只能有一个信号驱动，如果是有两个信号连到D端，那以哪个信号的值为准呢？

温柔阴影

这是ram的仿真模型，不是用来综合的

叶子iou

温柔阴影 发表于 2025-4-25 09:58
这是ram的仿真模型，不是用来综合的

那如果我想拿这段代码去进行综合，我应该怎么样在保证逻辑正确的情况下去进行修改？

黄焖鸡

我不了解RAM，这里的代码中如果weA和weB同时成立，并且addrA = = addrB结构上是不对的，你想修改的话可以把weA和weB的判断条件放到一个完整的if else中去写，试试看。

温柔阴影

叶子iou 发表于 2025-4-25 10:32
那如果我想拿这段代码去进行综合，我应该怎么样在保证逻辑正确的情况下去进行修改？

...

把两个always块和在一起，但是逻辑上会有冲突，flop同时赋值当 weA==weB==1 && addrA==addrB 时，因为两个alway合在一起，综合出来应该是后面的赋值覆盖前面的赋值。 但是实际使用中外部传入的地址不会有这种情况，所以不用考虑综合工具如何处理这种情况。

总结：把两个always合在一起就行了