[求助] 交织ADC的校准算法相关

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150分的苗子

发表于昨天 21:10 | 显示全部楼层 |阅读模式

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本人前期已经学过交织ADC的模拟电路的搭建过程，后续想转向校准通道间失配部分，由于之前我接触过FPGA设计FIR滤波器，所以我总是带着“乘法器必须用IP核才节省资源”这一种思想；

看到校准算法的论文，他们都是用有积分，乘法，除法，加等运算，但是现在没有FPGA，感觉直接写verilog好像用不了IP核了，想问各位都是在verilog中直接用* /等方式去设计的吗？这在综合的时候不会产生很多资源吗

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