带隙基准上电过冲问题

tokiko · 发表于 2025-4-16 10:44:04

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电路结构是这样的，发现上电时运放的输出上升的很慢，导致输出电压有个过冲，输入电压上电速度大概是5V/20us（后面加了粗略的LDO到AVDD_3V），所以看起来是运放的SR不够？
运放是二级运放，Cc电容已经被我调到很小了（800fF），现在是只能增加运放电流来增大SR吗？因为想功耗低一点，所以希望能有别的解决方法。

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tokiko · 发表于 2025-4-16 10:49:48

这是仿真波形

暖阳 · 发表于 2025-4-16 13:03:08

如果是SR的问题，你首先得确定一件事，是第一级还是第二级限制了你的压摆率，具体这个得参考你的结构

tokiko · 发表于 2025-4-16 21:52:32

暖阳发表于 2025-4-16 13:03
如果是SR的问题，你首先得确定一件事，是第一级还是第二级限制了你的压摆率，具体这个得参考你的结构 ...

我又研究了一下，感觉不是SR的问题，应该是因为运放和BGR的启动电路一样，导致BGR启动的时候运放还没有完全建立，所以输出偏低，导致的VBG过冲。不知道该怎么办了

暖阳 · 发表于 2025-4-18 22:06:58

本帖最后由暖阳于 2025-4-18 22:17 编辑

等会我刚刚又看了一下，为啥你运放输出端接的晶体管L那么长，你用的啥工艺啊

frank8282 · 发表于 2025-4-19 05:34:25

一開始為何VBG會follow AVDD ?? 這邊很奇怪
PMOS current source一開始應該要沒電流
表示運放一開始就已經打開current source
你的啟動電路是多餘的.......

是不是運放bias沒受限制???
運放的bias要跟current source綁在一起啟動

tokiko · 发表于 2025-4-23 10:17:13

暖阳发表于 2025-4-18 22:06
等会我刚刚又看了一下，为啥你运放输出端接的晶体管L那么长，你用的啥工艺啊

...

用的是180nm的工艺，我导师说W太短匹配不好，所以才会叠了很多管子拉长L，从而增大W

tokiko · 发表于 2025-4-23 10:18:02

frank8282 发表于 2025-4-19 05:34
一開始為何VBG會follow AVDD ?? 這邊很奇怪
PMOS current source一開始應該要沒電流
表示運放一開始就已經 ...

您说的对！我的运放的启动电路和BGR的启动电路是分开的，所以现在打算把运放的启动电路去掉直接接在BGR的上面

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