双口RAM的CLKA和CLKB互查问题

lolina

最近在一个项目上后端反馈的时序报告上反馈了双口ram的CLKA和CLKB两个时钟端口互查的问题，经过翻阅文档发现这个检查是为了保证两个端口地址冲突时两个时钟沿能间隔足够的距离保证读写不冲突，经过个人分析理解有下面几个看法，麻烦大家帮忙check一下
1. 两个时钟的sram一般用在两个时钟异步的场景，此时由于时钟分组的存在，这个CLKA到CLKB的check会被时钟组false掉，设计上由于跨异步的存在也不会存在同时读写同一个地址的情况
2. 两个时钟异步时如果使用cdc设时钟到时钟的max delay，cdc时钟会在CLKA和CLKB之间互相检查，此时这个也是不用care的，可以用set disable time干掉
3. 如果把双口ram当同步用（设计兼容不同时钟，但实际用的时候两个时钟是一个或者同步），那么会在CLKA和CLKB上出现时钟自己查自己的情况，此时首先要看设计上会不会存在读写同一个地址的情况，如果不存在，那么同样用set disable time针对性的干掉这个检查，如果存在同一个时刻读写同一个地址的情况，那么需要设计改代码，如果代码改不了，那么这个时序就必须收，解决方法就是调时钟树，强行在CLKA和CLKB间增加skew

麻烦大家看一下我的理解是否有偏差，以及如果只能收时序解决，是不是只能通过调整时钟树解决，能/容易实现吗

lolina

我的理解既然lib里面这个timing，那么应该是需要也是可以被修掉的

semon_lee

1.异步的情况下check cdc即可；
2.同步的情况下，写和读同一个地址的极限是一个周期，前一个周期写后一个周期读，为了确保clka 和clkb在这个极限情况下不出现问题，就需要check setup；而且不存在正在读的数据会被写的情况，hold 可以不check；
3.所以在同步的情况下，尽可能让clka clkb 分叉晚一点，common 多一点，skew 平一点

jake

保证两个端口地址冲突时两个时钟沿能间隔足够的距离保证读写不冲突 -- 换个思路，如果设计能保证两个端口地址永远不冲突，问题也就解决了

lolina

semon_lee 发表于 2025-4-16 11:17
1.异步的情况下check cdc即可；
2.同步的情况下，写和读同一个地址的极限是一个周期，前一个周期写后一个周 ...

从逻辑上来讲第一个周期给wen，最多下一个周期才能看到wen有效然后给出ren，所以同一个地址的读写必然是前后两拍，因此只要避免sram采样到wen的写时钟沿不要因为时钟树skew太接近下一个读时钟沿到达就行了
只要时钟树足够平，因为读是下一个时钟，所以就不会有问题
我这样理解的

lolina

jake 发表于 2025-4-17 09:51
保证两个端口地址冲突时两个时钟沿能间隔足够的距离保证读写不冲突 -- 换个思路，如果设计能保证两个端口地 ...

正常来讲肯定是不会出现这种情况的，但是既然lib里面有这个timing，我更想知道的是这个timing在sta上是想说明一个什么事情

lolina

semon_lee 发表于 2025-4-16 11:17
1.异步的情况下check cdc即可；
2.同步的情况下，写和读同一个地址的极限是一个周期，前一个周期写后一个周 ...

这个做平其实也有点让我疑惑，虽然理性告诉我时钟做平肯定是好的，但是：
假设时钟做的比较平，只有0.001ns的差别，这不是说明clkw和clkr的沿里的很近吗？这样岂不是反而违例的跟厉害吗？clkr上升沿在clkw上升沿后面0.001ns