高速设计里面的异步FIFO低延时问题

robertlee2014

高速设计里面的rx fifo设计会直接影响到延时。如UCIe协议要求端到端延时要在2ns内，以2Ghz的lclk读rx fifo时候，读写延时就不能太大，常规的aysnc fifo完全不可用。
这种情况下比较好的思路应该是phase detect后做phase selection。具体原理可参考：
https://research.nvidia.com/site ... er%3A//05476986.pdf
但是其中的phase detect和phase selection方面的一致性上比较难做。比如协议不会给离散的wr_en，可能是连续的wr_en，这样只有第一笔数据可以作为phase detect用。
各位有什么其他比较好的思路或者phase detect方案简化一致性问题吗？

ilmkduse

没做过，帮顶

看了下论文，我理解是：
    phase detect是通过让figure5里evenm对F2和F3的td时间差制造出一个错拍来判断处于奇/偶态。
    selection是通过计算当前可能处相位的上限和下限（pu和pl）来确定应该采取哪部分数据。论文中仅取pl，pu作为参考当前同步质量的信号出现。

    而pu和pl的值在有错拍时更新为初值，如果没有错拍就按之前求得的tclk 1clk时长，对应的rclk奇偶的相位变化来计算目前同步的相位。
    这里pu和pl做了一个加减1的区分来表达不确定性。

如果是这样，它的r域的even值应该会在被写入的时候更新，这样的话会让过来的evenm的边沿变多，即更加易于同步？

doctor_ic

这是设计了个FIFO？这么高的频率用lib里的memory是不是更好呢？

robertlee2014

doctor_ic 发表于 2025-4-29 17:38
这是设计了个FIFO？这么高的频率用lib里的memory是不是更好呢？

目的是尽可能降低延时，用mem写1读1不寄存器输出最快也要大于2拍了。同样也要生成rd en逻辑