高速设计里面的异步FIFO低延时问题

robertlee2014

高速设计里面的rx fifo设计会直接影响到延时。如UCIe协议要求端到端延时要在2ns内，以2Ghz的lclk读rx fifo时候，读写延时就不能太大，常规的aysnc fifo完全不可用。
这种情况下比较好的思路应该是phase detect后做phase selection。具体原理可参考：
https://research.nvidia.com/site ... er%3A//05476986.pdf
但是其中的phase detect和phase selection方面的一致性上比较难做。比如协议不会给离散的wr_en，可能是连续的wr_en，这样只有第一笔数据可以作为phase detect用。
各位有什么其他比较好的思路或者phase detect方案简化一致性问题吗？

ilmkduse

没做过，帮顶