同一时钟域内不同时钟速度模块之间如何传递信号？

EEDong

在实际设计中，有可能从一个时钟源分频出来许多不同频率的生成时钟。这些生成时钟应该都属于同一个时钟域，因为有彼此之间有固定的相位差，那在这些生成时钟之间传递信号需要注意什么吗？

比如当分频比比较小和比较大的时候要注意什么？单bit信号和多bit信号要注意什么？快到慢和慢到快要注意什么？
提前蟹蟹各位大佬

robertlee2014

在实际设计中，有可能从一个时钟源分频出来许多不同频率的生成时钟。这些生成时钟应该都属于同一个时钟域

这个只是分析上的，实际层次化综合，时钟末端已经很难保证相位了，为了简化设计可能会直接sdc设置异步。
所以：
1. 设置为同步：快到慢要展宽，慢到快不需要处理。
2. 设置为异步：按照异步处理

EEDong

robertlee2014 发表于 2025-4-14 10:21
这个只是分析上的，实际层次化综合，时钟末端已经很难保证相位了，为了简化设计可能会直接sdc设置异步。
...

哦哦，其实我担心的也是这个，就是实际综合加pr后，真的能保证相位差吗？尤其是分频比比较大的时候。

robertlee2014

EEDong 发表于 2025-4-14 10:43
哦哦，其实我担心的也是这个，就是实际综合加pr后，真的能保证相位差吗？尤其是分频比比较大的时候。:diz ...

应该很难，布线的skew保证的话就得按照htree方式搞ck tree最后还要手动调vio的ck path。我们做的这种都按异步处理了没有选择去挑战后端

Bradji

既然是同步的，你就正常做就行，STA会查到的，但是正如楼上仁兄说的，你false path了会给后端省去很多麻烦