仿真文件--复位信号拉高时的赋值问题

Darnew

我设置的ext_clk_25m时钟信号，周期是40ns。
我在testbench中，不小心把ext_rst_n的初始化拉高在了时钟上升沿（100ns），发现delay的+1操作也能在此时赋值，这是为什么，不是应该延迟一拍吗？
代码：

1. reg[23:0] delay;        
   
2. 
   
3. always @ (posedge ext_clk_25m or negedge ext_rst_n)
   
4.         if(!ext_rst_n) delay <= 24'd0;
   
5.         else delay <= delay+1'b1;        
   

复制代码

仿真文件：

1. `timescale 1 ns/ 1 ps
   
2. module cy4_vlg_tst();
   
3. // constants                                          
   
4. // general purpose registers
   
5. //reg eachvec;
   
6. // test vector input registers
   
7. reg ext_clk_25m;
   
8. reg ext_rst_n;
   
9. reg [1:0] key_v;
   
10. reg [0:0] switch;
    
11. // wires                                               
    
12. wire [7:0]  led;
    
13. 
    
14. // assign statements (if any)                          
    
15. cy4 i1 (
    
16. // port map - connection between master ports and signals/registers   
    
17.         .ext_clk_25m(ext_clk_25m),
    
18.         .ext_rst_n(ext_rst_n),
    
19.         .key_v(key_v),
    
20.         .led(led),
    
21.         .switch(switch)
    
22. );
    
23. initial                                                
    
24. begin                                                  
    
25. // code that executes only once                        
    
26. // insert code here --> begin                          
    
27. ext_clk_25m = 0;
    
28. ext_rst_n =0;
    
29. switch =1;
    
30. key_v = 2'b11;
    
31. // delay 100ns, wait the finish of ststem reset
    
32. # 100;
    
33. ext_rst_n = 1;
    
34. # 20;
    
35. key_v = 2'b01;
    
36. switch = 0;
    
37. # 120;
    
38. key_v = 4'b11;//little bounce
    
39. # 10;
    
40. key_v = 4'b01;
    
41. # 40000160;
    
42. # 167772120;
    
43. $stop;                                                      
    
44. // --> end                                             
    
45. $display("Running testbench");                       
    
46. end                                                   
    
47. always #20 ext_clk_25m = ~ext_clk_25m;        //generate 25MHz clock  source                                                
    
48.                                                   
    
49. endmodule
    
50. 
    
51. 
    

复制代码