一种全差分增益提升运放的设计与建立特性优化

rocky2004 · 发表于 2008-3-4 11:03:18

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在2. 5 V 电源电压下采用中芯国际(SMIC) 0. 25μm 混合信号CMOS 工艺设计了一个单级全差分运算放大器。所
设计的运放采用了增益提升技术,其主运放为一个带有开关电容共模反馈的全差分折叠- 共源共栅运放,两个带有连续时间
共模反馈的全差分折叠- 共源共栅运放作为辅运放用来提升主运放的开环增益。此外,本文还提出了一种可用于增益提升
运放高速设计的基于仿真的优化方法。仿真结果表明,所设计运放的直流增益可达102 dB ,单位增益频率为822 MHz ;通过
高速优化,其达到0. 1 %精度的建立时间为4 ns。

kissfire2007 · 发表于 2008-3-4 22:06:28

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liuzhieetop · 发表于 2008-3-5 05:51:55

circe · 发表于 2008-3-6 01:07:43

呵呵

uestcxiaoxin · 发表于 2008-3-6 21:00:12

没有钱了老大

uestcxiaoxin · 发表于 2008-3-6 21:01:45

没有钱了老大

zhujun134 · 发表于 2008-3-7 23:23:28

thnks.

rocky2004 · 发表于 2008-8-11 13:40:05

ddddddddddddddd

luoyih · 发表于 2008-8-11 14:43:26

thanks

luoyih · 发表于 2008-8-11 14:44:33

kissfire2007 kissfire2007 当前离线积分 363 头像被屏蔽	发表于 2008-3-4 22:06:28 \| 显示全部楼层提示: 作者被禁止或删除内容自动屏蔽
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