一种全差分增益提升运放的设计与建立特性优化

rocky2004 · 发表于 2008-3-4 10:55:26

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在2. 5 V 电源电压下采用中芯国际(SMIC) 0. 25μm 混合信号CMOS 工艺设计了一个单级全差分运算放大器。所
设计的运放采用了增益提升技术,其主运放为一个带有开关电容共模反馈的全差分折叠- 共源共栅运放,两个带有连续时间
共模反馈的全差分折叠- 共源共栅运放作为辅运放用来提升主运放的开环增益。此外,本文还提出了一种可用于增益提升
运放高速设计的基于仿真的优化方法。仿真结果表明,所设计运放的直流增益可达102 dB ,单位增益频率为822 MHz ;通过
高速优化,其达到0. 1 %精度的建立时间为4 ns。

zhujun134 · 发表于 2008-3-8 10:59:27

thanks for sharing!

wxf280 · 发表于 2008-8-17 11:19:08

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leonken221 · 发表于 2008-8-17 11:27:40

xie xie xie

duling653 · 发表于 2008-10-23 14:42:48

像楼主这样对资料有简单介绍的好人太少了啊

shadowsun · 发表于 2008-12-25 22:52:21

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