SRAM端口连接的逻辑为何会和clock sequential pattern有关？

wwwwwjia

请教大家，我的设计中所有reg都是scan reg，全部串在扫描链中，但是atpg时仍然会生成clock sequential pattern。通过几次设置sequential depth对比，发现主要的相关fault点是sram端口连接到的逻辑组合电路。电路如下图所示：

以上fault点在不同sequential depth下的fault type属性如下

Fault点	fault值	Fault  type
		Depth=0或1时	Depth=2时	Depth=3时
组合逻辑_D	0和1	AU.SEQ	DS	DS
reg_out/D	0和1	AU.SEQ	DS	DS
组合逻辑_GWEN	0	AU.SEQ	AU.SEQ	DS
组合逻辑_GWEN	1	DI.MEM	DI.MEM	DI.MEM
组合逻辑_CEN	0	AU.SEQ	AU.SEQ	DS

下图是sram的读写时序图

有几个疑问：

1.GWEN的stuck at 1 fault为什么是DI.MEM，是怎么在depth=0的情况下也能测到的呢？

2.对于组合逻辑_D和reg_out/D在depth=2时能测到，我的理解是测试在完成shift动作后，第一次pulse 把reg_D/SI传递到Q 通过组合逻辑_D传递到sram/D，第二次pulse 把sram/D传递到sram/Q（这个sram有write through功能），这样组合逻辑_D就是observed，请问这样理解正确吗？

3.为什么组合逻辑_CEN(stuck at 0)和组合逻辑_GWEN(stuck at 0)，在depth=3时才是DS呢？是怎样的测试逻辑？

4.另外，我查看到atpg.log中ram rule checking这段似乎与depth有关，这里提到的mux是sram内部的，这个怎么理解呢？

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表格边框好像不太明显，再发一次

daodaier

请问下，sram为什么要上链呢？不单独做mbits吗

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daodaier 发表于 2025-4-2 18:31
请问下，sram为什么要上链呢？不单独做mbits吗

这个数字模块不是顶层，顶层pad有限所以没有去做mbist。sram应该是没有在扫描链里面的（generate sram时没有打开bist功能，所以sram的数据端口没有SI SO，只有D Q），所以我不知道为什么端口相连接的逻辑会被clock sequential pattern测到，不清楚这部分的测试逻辑是怎样的。我报non scan cell，有出现一些sram内部的DFF，难道是工具把sram内部的DFF认成non scan cell，这样是正常的吗？