PLL环路仿真锁定问题请教

骑着小猪看夕阳

如图1，我正在搭一个类似的SSPLL环路，现在各个模块基本做好了。

由于SSPLL分为两个环路：锁频环路FLL和锁相环路SSL，我单独仿真了这两个环路的锁频锁相功能，SSL是能够正常锁相，且相位裕度有60°
但是锁频环路仿真出现了问题：
一是单独仿真FLL的时候能锁频，但是锁定后REF和DIV之间没有完全对齐，存在一个固定的相位差，并且纹波挺大。
二是FLL环路（如图2）其实跟CPPLL差不多，我用PLLsim得到环路滤波器的参数并且相位裕度有60°的，但是现在出现了如图3所示的像是振起来的结果。
请问这些有可能是什么问题呢？恳请大家解惑

amswu

FLL和PLL一起工作时，PFD+CP gain和 SSPD gain需要相加，这样你看环路是否还稳定。
也许需要FLL工作时（phase offset超出DZ)，SSPD没有输出，你看看是否和你推单独FLL稳定性一样