求助：传输门仿真结果问题

奥特曼小王w · 发表于昨天 00:40

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图中的仿真结果是输出的电压曲线，请问为什么会有一个个“突起”呀，是因为器件宽长比不合适吗

奥特曼小王w · 发表于昨天 00:44

图中其他的曲线是时钟，可以看出“突起”和时钟是同步的，请问这是为什么呀

462126897 · 发表于昨天 03:04

clk对i/o耦合太大了？加个paracap，扫一下看看相关性

TP青面兽 · 发表于昨天 10:00

可以去看下沟道电荷注入，传输门关断时pmos/nmos沟道电荷未完全抵消

acrofoxAgain · 发表于昨天 12:14

你输出是不是没接东西？沟道电荷注入/时钟馈通效应不可能完全消除。输出没接东西的话，只有MOS管源漏端的寄生电容作为负载，有一点电荷就导致很明显的电压变化。加上负载电容后，应该不会有这个大的波动。但总归会有一些的。如果达不到要求，就优化一下传输门尺寸。

奥特曼小王w · 发表于昨天 15:24

acrofoxAgain 发表于 2025-3-23 12:14
你输出是不是没接东西？沟道电荷注入/时钟馈通效应不可能完全消除。输出没接东西的话，只有MOS管源漏端的寄 ...

我接了一个50fF的电容，如果把负载电容变大，就会出现图中这样的失真，请问这是因为电容太大造成的延时吗

奥特曼小王w · 发表于昨天 17:38

奥特曼小王w 发表于 2025-3-23 15:24
我接了一个50fF的电容，如果把负载电容变大，就会出现图中这样的失真，请问这是因为电容太大造成的延时吗 ...

这个失真是因为时钟把传输门关断了

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