BGR带隙基准的MC仿真，启动电路，简并点问题

长江头TM

设计了一款低压BGR，采用的运放是pmos做输入对管的折叠式cascode，其他性能都过了，但是在跑MC的mismatch时发现标准差大的不能接受。

目前在考虑两个方面：1. 启动电路设计不合理；2. 运放设计问题，在某些点下工作状态不对。
已经做过的尝试：1. 看了mismatch贡献，主要来自两个输入对管和下方的两个nmos管，优化了一次运放，但是效果不是很好，不能解决问题，而且运放留下的设计余度很多，目前不认为是运放的问题。
2. 对简并点进行了仿真，如下所示，带着启动电路仿真时简并点减少到一个。
求助的问题：
1. BGR的MC仿真结果太差还有什么优化方法吗？看mismatch贡献去调管子有用吗？
2. 简并点需要全部消除吗？看到论坛里说通过设置启动电路阈值来消除简并点，想求教实际可行的办法有什么？

长江头TM

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