VIVADO工程差分时钟引脚无法约束

Aaron_97

问题描述：我在做一个vivado工程的时候，进行imolementaion报了严重警告：

• [Vivado 12-1411] Cannot set LOC property of ports, clk_125mhz_ibufg_inst_1 Illegal to place instance clk_125mhz_ibufg_inst_1 on site C8. The location site type (IPAD) and bel type (BUFFER) do not match the cell type (IBUFDS). Instance clk_125mhz_ibufg_inst_1 belongs to a shape with reference instance clk_125mhz_ibufg_inst_1. Shape elements have relative placement respect to each other. The invalid location might results from a constraint on any of the instance in the shape. ["E:/git_project/git_project.srcs/constrs_1/new/fast_os.xdc":26]  
  检查我的引脚，我是按照原理图约束的，原理图请见（图1）.但是vivado的I/OPorts里面好像并没有这个引脚，导致我的差分时钟（serdes_refclk_p）一直无法绑定，请见（图2）（图中根本就没有支持C8这个引脚）。关于差分时钟的的约束文件如下：
• # SGMII & 125 MHz CLOCK
• set_property PACKAGE_PIN C8 [get_ports serdes_refclk_p]
• set_property DIFF_TERM true [get_ports serdes_refclk_p]
• #set_property IOSTANDARD LVDS [get_ports serdes_refclk_p]
• create_clock -period 8.000 -name serdes_refclk_p -waveform {0.000 4.000} [get_ports {serdes_refclk_p}
  工程截图：
  
  
                                 
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  有没有大佬有想法给点启示？
  

Aaron_97

已经解决，是1G/1.25G IP核中应该启用高速收发器模式，而不能用LVDS

拾冠

看这个报告的意思应该是你在工程里时钟用的bufg，但是这是gt时钟，应该用bufg_gt。是工程做的不对，和硬件不匹配，不是引脚分配有问题。

ilmkduse

C8是肯定有的，甚至这个图二的引脚图放大来看就可以找到。
不过看这个报告似乎是C8处没有IBUFDS的cell？
有可能是这个位置对应的是专用IP口子——你可以找下应该有个gt_wizard ultrascale trans之类名字的IP,
里面可以找找这个bank118是不是在里面。