SSPLL环路系统建模请教

骑着小猪看夕阳

如图，我正在搭一个类似的SSPLL环路，现在一些模块比如SSPD/CP，PD/CP，Divider做好了，有的模块还没做好，准备用Verilog-A替代。
我需要验证目前能不能锁上，但是现在有点迷茫，Q1.该怎么入手呢？
把各个模块调试好后，Q2.接在一起吗？那应该仿哪些东西呢？怎么验证锁没锁呢？
Q3.万一验证锁不了的话应该怎么找原因呢？
恳请大家解答

                               
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大神父王喇嘛

1、首先明确SSPLL和FLL工作状态是不一样的，FLL提供比较大的锁定范围和快速锁定，SSPLL需要在FLL锁定情况下关闭FLL，利用欠采样消除高分频比引发的带内噪声。因此，对FLL仿真时候应该提供各种初始频率，观察锁定时间和锁定状态；对SSPLL仿真时初始频率可以直接给锁定频率，观察不同输出相位对SSPLL锁定的影响，还要看输出相噪。2、首先需要分别验证1中说的内容，之后可以把FLL和SSPLL拼起来，依照1中得到的FLL锁定时间切换环路工作模式，看一下稳定性和SSPLL输出相噪。3、不锁就等你有新结果plot了看看吧。我做数字了BBFLL和SSPLL的，没看到不锁的情况。

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大神父王喇嘛 发表于 2025-2-28 22:19
1、首先明确SSPLL和FLL工作状态是不一样的，FLL提供比较大的锁定范围和快速锁定，SSPLL需要在FLL锁定情况下 ...

非常感谢！

骑着小猪看夕阳

   

大神父王喇嘛 发表于 2025-2-28 22:19
1、首先明确SSPLL和FLL工作状态是不一样的，FLL提供比较大的锁定范围和快速锁定，SSPLL需要在FLL锁定情况下 ...

请教一下大佬，打扰你了！！我现在仿真SSL能够锁相并且具有60°的相位裕度，但是FLL存在两个问题：一是单独仿真FLL的时候能锁频，但是锁定后REF和DIV之间没有完全对齐，存在一个固定的相位差，并且纹波挺大。 二是FLL环路跟CPPLL差不多，我用PLLsim得到环路滤波器的参数并且相位裕度有60°的，但是现在出现了如图所示的像是振起来的结果。
请问这些有可能是什么问题呢？

仿真结果