纯组合逻辑电路的综合和PnR时钟处理问题

nuobeierjiang

请教各位前辈，我目前在做一个纯组合逻辑电路的 synthesis 和 PnR，该电路没有时钟信号，仅包含组合逻辑。
请问：

1，在综合（synthesis）阶段，是否仍然需要创建 Virtual Clock？
由于电路没有时钟，我在约束文件中使用了如下 create_clock 命令：


create_clock -period 40 -waveform {0 20} -name clk

但我的理解是，create_clock 主要用于时序约束包含寄存器的时序路径，而在纯组合逻辑电路中，可能只需要定义 虚拟时钟（Virtual Clock） 来设定输入/输出时序约束，而不需要真正的时钟。请问这种情况下，创建 Virtual Clock 是否仍然是必要的？

2，PnR 阶段是否仍然需要进行时钟树综合（CTS）？

由于电路不包含寄存器，所有信号传输都是组合逻辑计算的结果，因此我认为 PnR 阶段应该跳过 CTS，直接进行布局布线和时序分析（STA）。请问这种理解是否正确？

希望各位前辈能指点一下，感谢！

lzqxiang

1.  只有组合逻辑电路的话，要分析的时序路径只有in --> out，这一种。可以使用虚拟时钟来约束输入输出端口，从而达到约束最大/最小延时的目的。
是不是要用虚拟时钟的方式，要看你的需求，不是必须的。

2.  可以跳过CTS的，如果没时序要求直接place+route就可以。看看drv（tran  cap  fanout）有没有要求。