关于时钟上升沿采样信号的问题

霍无醉

如下图，clk和load完全对齐，然后期望在T2时刻latch  key值，但是仿真波形显示在T1时刻就latch key value了。

                               
登录/注册后可看大图

然后在code中，对w0的输出进行了如下的delay，

                               
登录/注册后可看大图

但是最后的波形结果还是没有在T2 latch key value

                               
登录/注册后可看大图

请教大哥们

hzhou

delay加到w0上，只能是让w0在T1+delay时更新key值；如果想让w0在T2时刻更新key值，delay要加到load信号上；

霍无醉

hzhou 发表于 2025-2-20 09:18
delay加到w0上，只能是让w0在T1+delay时更新key值；如果想让w0在T2时刻更新key值，delay要加到load信号上； ...

因为load是激励信号，所以对load施加delay的话。就需要在testbench 里面对load进行延时了吧？

枫花

把load作为if..else判断条件就欧克了

Patrick0809

load是tb中产生的么，用posedge clk产生，这样仿真软件才会任务他是个同步信号，否则回当异步信号处理。

ilmkduse

霍无醉 发表于 2025-2-20 09:30
因为load是激励信号，所以对load施加delay的话。就需要在testbench 里面对load进行延时了吧？ ...

楼上正解。

比如:
initial begin
#800;
@(posedge clk)

load <= 1'b1;
end

这种写法应该是可以成功的。估计是阻塞赋值和非阻塞赋值的问题。