亚稳态探讨

纸鸢Ame

对于单bit信号，标准的同步方法为用两级FF打两拍处理。其中第一级FF用于时钟域同步，输出可能为中间电平，第二个FF的输出大概率是稳定电平。
那么，能否直接在第一级FF后增加Inv,Buffer等单元，对信号进行过滤，同样得到一个稳定的电平？这种做法可行吗

liuguangxi

感觉不行，因为不管怎么延时，信号跳变时刻与目标时钟沿任然是异步关系

纸鸢Ame

如果能保证增加的Buf等单元上的延时小于一个cycle，这样下一级FF能够采到稳定的0或1？就是得考虑PVT的影响

Challensys

所谓亚稳态，就是长时间在vdd和vss中间飘忽不定的电平，这种情况下inv和buf的延时不好估算。

jasper0608

亚稳态的持續的機率會隨著時間降低，理論上是可行的

kk2009

还有一个问题，亚稳态情况下，接入buf或者inv，会导致该cell的漏电

Patrick0809

   

kk2009 发表于 2025-2-20 02:46
还有一个问题，亚稳态情况下，接入buf或者inv，会导致该cell的漏电

亚稳态的不确定的电压值可能导致反向器的p管和n管同时导通，是这样么。

kk2009

   

Patrick0809 发表于 2025-2-24 17:17
亚稳态的不确定的电压值可能导致反向器的p管和n管同时导通，是这样么。
...

是的。

erwang

请教大佬，问个相关的，spi client端，读取sclk信号时，为什么都没有考虑过亚稳态问题啊，百思不得其解
按我从课本上学的知识，这里显然应该打2拍吧

maoqiu

多级寄存器同步的目的，是利用寄存器器件陡峭的电压-电平转换特性，最大化的避免“模糊”地带存在的时间，并消除其影响。组合逻辑无法做到同样的效果，反而可能是相反的作用。
同步器的要求就是寄存器间不能间插组合逻辑cell。

同步器的核心目标是避免采错，即源头的0-》1跳变，不能被搬移成0-》1—>0->1。至于脉冲跳变的绝对时延，不是主要关心的部分，因为异步传输本身就会导致时延。关键是要忠实还原源头时钟域的信号pattern