亚稳态探讨

纸鸢Ame · 发表于 2025-2-14 15:47:41

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对于单bit信号，标准的同步方法为用两级FF打两拍处理。其中第一级FF用于时钟域同步，输出可能为中间电平，第二个FF的输出大概率是稳定电平。
那么，能否直接在第一级FF后增加Inv,Buffer等单元，对信号进行过滤，同样得到一个稳定的电平？这种做法可行吗

liuguangxi · 发表于 2025-2-14 16:34:36

感觉不行，因为不管怎么延时，信号跳变时刻与目标时钟沿任然是异步关系

纸鸢Ame · 发表于 2025-2-14 17:11:41

如果能保证增加的Buf等单元上的延时小于一个cycle，这样下一级FF能够采到稳定的0或1？就是得考虑PVT的影响

Challensys · 发表于 2025-2-14 22:51:45

所谓亚稳态，就是长时间在vdd和vss中间飘忽不定的电平，这种情况下inv和buf的延时不好估算。

jasper0608 · 发表于 2025-2-16 09:49:24

亚稳态的持續的機率會隨著時間降低，理論上是可行的

kk2009 · 发表于 2025-2-20 02:46:47

还有一个问题，亚稳态情况下，接入buf或者inv，会导致该cell的漏电

Patrick0809 · 发表于 2025-2-24 17:17:55

kk2009 发表于 2025-2-20 02:46
还有一个问题，亚稳态情况下，接入buf或者inv，会导致该cell的漏电

亚稳态的不确定的电压值可能导致反向器的p管和n管同时导通，是这样么。

kk2009 · 发表于 2025-2-27 01:42:40

Patrick0809 发表于 2025-2-24 17:17
亚稳态的不确定的电压值可能导致反向器的p管和n管同时导通，是这样么。
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是的。

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