PLL锁定后输出频率抖动改进？

阿波次德 · 发表于 2025-2-8 14:21:16

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如图所示，PLL锁定后VCO输出频率在一个范围内波动，想请问下这种现象出现的原因？

猜测有可能是Icp的up/down的mismatch，仿真发现也只有0.2%左右

阿波次德 · 发表于 2025-2-8 14:22:12

分别是VCO输出频率和 Divider输出频率

zhanweisu33 · 发表于 2025-2-8 15:07:11

频率振荡，很可能是LPF参数不合理

阿波次德 · 发表于 2025-2-8 15:08:34

zhanweisu33 发表于 2025-2-8 15:07
频率振荡，很可能是LPF参数不合理

请问要修改带宽吗？现在是2MHz， clkref是50MHz， PM 60°

mi_hua · 发表于 2025-2-8 15:27:44

你仿真一下VCO自身的频率抖动呢，如果Vc波动小的话，其他频抖主要是VCO自身带入的

zhanweisu33 · 发表于 2025-2-8 15:33:04

本帖最后由 zhanweisu33 于 2025-2-10 14:54 编辑

阿波次德发表于 2025-2-8 15:08
请问要修改带宽吗？现在是2MHz， clkref是50MHz， PM 60°

看下VCO的vctril是否有波动，有的话就是前级带来的了；tpye iii LPF的话，R1太大也会造成振荡

木桃桃 · 发表于 2025-2-8 16:24:34

我也遇到过，应该还是系统稳定性的问题，看看是不是Kvco或者Icp太大了

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