关于超高速ADC的SF buffer架构选择问题

150分的苗子 · 发表于 2025-2-2 12:40:33

chungming 发表于 2025-2-1 13:28
128fF有点大, ADC是几个bit的? 一次只看到一个ADC的sampling cap, right?

8bit的，是的，一次只看到一个ADC的sampling cap

chungming · 发表于 2025-2-3 18:12:29

150分的苗子发表于 2025-2-2 12:40
8bit的，是的，一次只看到一个ADC的sampling cap

7-bit应该就行, ADC sampling capacitor小一点, 要不行, 可能得换process了。

150分的苗子 · 发表于 2025-2-4 20:49:22

chungming 发表于 2025-2-3 18:12
7-bit应该就行, ADC sampling capacitor小一点, 要不行, 可能得换process了。

好的谢谢老哥的指导

knowworlds · 发表于 2025-2-5 19:19:53

你这28nm工艺，8bit SAR后面采样电容128fF 确实太大了。你这还没算第二级采样保持开关的R/C Loss。SF+后面整体负载，如果看第二级电容处达到10G是很难很难的，更别提后面加走线寄生之后。实在不行你考虑考虑电感吧，但是这样ENOB/线性度会恶化一些。你第一级的SFDR为啥能有这么好，感觉不科学啊

auspicious22 · 发表于 2025-4-7 17:48:46

试试ssf或者fvf呢？

天天吃lobster · 发表于 2025-4-9 14:22:48

学习了

xavi17 · 发表于 2025-4-9 17:45:40

第一级得用高压，第二级samp电容大了，做到100f以内。28nm下pvt做到10g 多点应该可以

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