关于超高速ADC的SF buffer架构选择问题

150分的苗子 · 发表于 2025-1-29 11:39:18

最近两天设计一个8*4的交织SAR ADC（fs=20G）,前端的采样开关的SFDR在输入低频93M时候SFDR=74dB, 输入高频7.83G时候SFDR是62dB，我得问题是后面的接一个SF buffer来进行分级以缓冲采样的信号，因此对SF的带宽提出了不少于10G的3d带宽的要求，以保持良好的增益和良好的线性度。我在28nm下仿真普通的全差分源随器，给电流5mA, ac 3dB带宽始终停留在8G左右。不敢再继续加功耗了，请问各位同僚我应该如何去设计这个buffer呢（学术界工业界角度都可以），欢迎讨论

150分的苗子 · 发表于 2025-1-29 15:46:09

顶顶顶

chungming · 发表于 2025-1-31 10:00:16

功耗加了就会上的去吗?

bright_pan · 发表于 2025-1-31 10:16:13

这个确实难；如果功耗加了也不行，你只能换Ft更高的工艺，理论上。

150分的苗子 · 发表于 2025-1-31 11:42:30

chungming 发表于 2025-1-31 10:00
功耗加了就会上的去吗?

可以上去，功耗多几倍但是上去比较有限（~0.2bit）了

150分的苗子 · 发表于 2025-1-31 11:43:31

bright_pan 发表于 2025-1-31 10:16
这个确实难；如果功耗加了也不行，你只能换Ft更高的工艺，理论上。

能不能在buffer部分0.9V的管子用1.8V的电源电压呢，这样看确实会有提升

chungming · 发表于 2025-1-31 22:39:08

150分的苗子发表于 2025-1-31 11:42
可以上去，功耗多几倍但是上去比较有限（~0.2bit）了

Buffer后面应该是接ADC, 那ADC的sampling capacitor有多大, 多少fF?

150分的苗子 · 发表于 2025-1-31 23:24:29

chungming 发表于 2025-1-31 22:39
Buffer后面应该是接ADC, 那ADC的sampling capacitor有多大, 多少fF?

buffer后面接4个adc，每个adc采样电容为128f

William_zxh · 发表于 2025-1-31 23:37:45

拜读大神们的回复

chungming · 发表于 2025-2-1 13:28:26

150分的苗子发表于 2025-1-31 23:24
buffer后面接4个adc，每个adc采样电容为128f

128fF有点大, ADC是几个bit的?

一次只看到一个ADC的sampling cap, right?

[求助] 关于超高速ADC的SF buffer架构选择问题

站长推荐 /2