关于超高速ADC的SF buffer架构选择问题

150分的苗子

最近两天设计一个8*4的交织SAR ADC（fs=20G）,前端的采样开关的SFDR在输入低频93M时候SFDR=74dB, 输入高频7.83G时候SFDR是62dB，我得问题是后面的接一个SF buffer来进行分级以缓冲采样的信号，因此对SF的带宽提出了不少于10G的3d带宽的要求，以保持良好的增益和良好的线性度。我在28nm下仿真普通的全差分源随器，给电流5mA, ac 3dB带宽始终停留在8G左右。不敢再继续加功耗了，请问各位同僚我应该如何去设计这个buffer呢（学术界工业界角度都可以），欢迎讨论

150分的苗子

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