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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › Analog/RF IC 设计 › Analog/RF IC 设计讨论 › 使用额外添加相同的位这种冗余，结果测出来很差 ...
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查看: 1713|回复: 37

[求助] 使用额外添加相同的位这种冗余，结果测出来很差

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知足y
发表于 2025-1-23 23:05:26 | 显示全部楼层 |阅读模式

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在做8bit SAR ADC时候，不加冗余测出来有效位数7.8，加了一位冗余，有效位数下降到4.1。应该是冗余码转化为普通二进制码时候出现了问题
加一位冗余位，共八个电容，比例为 64 32 16 8  8  4 2 1
输出九位 B7(256)  B6(128)  ........
再转换为八位二进制 D7  D6.............
下面是过程，是哪里出了错吗，有无大佬能够帮忙看一下的
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知足y
 楼主| 发表于 2025-1-23 23:19:31 | 显示全部楼层
这个是化简过程，有没有错
屏幕截图 2025-01-23 231900.jpg
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kaix959
发表于 2025-2-7 09:18:02 | 显示全部楼层


知足y 发表于 2025-2-6 22:00
因为B2为0，D2就为1，相当于取反了，然后向后进位就是B2（B2为1有进位）；先按之前说的，冗余位和负数位 ...


你有这方面的学习资料分享一下吗，我现在也是遇到这个问题，译码之后结果很差，直接权重相加的结果是正常的。一直没有搞懂这个DEC是怎么做的
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知足y
 楼主| 发表于 2025-1-23 23:07:57 | 显示全部楼层
本帖最后由 知足y 于 2025-1-25 11:03 编辑

.................................
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知足y
 楼主| 发表于 2025-1-23 23:18:41 | 显示全部楼层
屏幕截图 2025-01-23 231815.jpg
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kaix959
发表于 2025-2-6 10:24:51 | 显示全部楼层
请问这种译码电路是怎么推导的呢
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知足y
 楼主| 发表于 2025-2-6 17:02:05 | 显示全部楼层


kaix959 发表于 2025-2-6 10:24
请问这种译码电路是怎么推导的呢


我只会怎么去化简，就是先把冗余位和负数相加
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知足y
 楼主| 发表于 2025-2-6 18:13:39 | 显示全部楼层


kaix959 发表于 2025-2-6 10:24
请问这种译码电路是怎么推导的呢


我也不太懂，我只会化简，相互学习
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kaix959
发表于 2025-2-6 19:09:21 | 显示全部楼层


知足y 发表于 2025-2-6 18:13
我也不太懂，我只会化简，相互学习


请问是怎么化简得呢
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kaix959
发表于 2025-2-6 19:11:05 | 显示全部楼层


知足y 发表于 2025-2-6 18:13
我也不太懂，我只会化简，相互学习


我不明白为什么1+B2为什么变成了B2非还有1+B3+B3r为什么变成了B2+B3+B3r非
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知足y
 楼主| 发表于 2025-2-6 22:00:11 | 显示全部楼层


kaix959 发表于 2025-2-6 19:11
我不明白为什么1+B2为什么变成了B2非还有1+B3+B3r为什么变成了B2+B3+B3r非


因为B2为0，D2就为1，相当于取反了，然后向后进位就是B2（B2为1有进位）；先按之前说的，冗余位和负数位相加1+B3r就等于B3r非，B2是前一位进位
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