双端sram的dout输出一直为0

jb-icer

rtl设计时，调用sram，双端sram，可以将数据正常写入到sram的din和wr口，但是当meb，读使能拉高时，dout一直为0，应该如何解决

zhaohx_1208

追到sram model内部，看是否有 define、parameter没设置导致 sram model 不工作；

另外，你说的“可以将数据写入sram”可能只看了sram port是正常的，但sram model内部没工作，总之需要追到sram model内部看

Patrick0809

是的，你个你追的波形只是外部的sram接口，如果sram内部存储有问题的话，光打进去写时序可能不行。读不出来的话，说不定根本就没写进去，还是得在内部追信号。

jb-icer

zhaohx_1208 发表于 2025-1-23 10:49
追到sram model内部，看是否有 define、parameter没设置导致 sram model 不工作；

另外，你说的“可以将数 ...

你好，define 只有virage_ignore_same_addr_msg和virage_fast_verilog，看到其他模块，都没有加这两个宏。是后端根据需求生成的sram，parameeter还需要手动更改嘛

jb-icer

zhaohx_1208 发表于 2025-1-23 10:49
追到sram model内部，看是否有 define、parameter没设置导致 sram model 不工作；

另外，你说的“可以将数 ...

您好，并没有正确写入到sram模型内部的数组中，这个需要如何更改，需要更改验证环境加延时之类的嘛

zhaohx_1208

jb-icer 发表于 2025-1-23 15:52
你好，define 只有virage_ignore_same_addr_msg和virage_fast_verilog，看到其他模块，都没有加这两个宏 ...

依我的经验，define virage_fast_verilog 之后sram应该就可以正常工作了；
我之前接触的sram model中那些define 都是  xxx_fast_verilog

zhaohx_1208

jb-icer 发表于 2025-1-23 16:23
您好，并没有正确写入到sram模型内部的数组中，这个需要如何更改，需要更改验证环境加延时之类的嘛
...

我理解这个“没有正确写入到sram模型内部的数组”，是因为没有设置define导致的，加了define应该就没问题了

经验再深一点的话，可以直接看sram model 内部信号看sram 内部行为，从而判断sram model 是否work

jb-icer

zhaohx_1208 发表于 2025-1-23 17:26
我理解这个“没有正确写入到sram模型内部的数组”，是因为没有设置define导致的，加了define应该就没问题 ...

您好，昨天写了一个sram的tb去验证了一下sram，只有将我的时钟取反输入到sram中才可以正常读出。没加fast_verilog时，读出总共两个256，后256读出到axi口是完全正确的，前256传递到axi口时读出为0

jb-icer

zhaohx_1208 发表于 2025-1-23 17:26
我理解这个“没有正确写入到sram模型内部的数组”，是因为没有设置define导致的，加了define应该就没问题 ...

您好，谢谢啦，终于调通了，找到解决方法了，需要加190ps的延时输出dout，还有是时钟取反