encounter optDesign修了很多遍都有负值

dddddyx

时钟树综合后hold time违例比较多，就使用optDesign -postCTS  -hold -incr修了几次，最后clkgate还是有负值。请问该怎么解决？

5fang8

单单放出summary很难看出什么。把时序报告打马发上来看看。个人猜测多半是因为skew太大的关系

5fang8

单单放出summary很难看出什么。把时序报告打马发上来看看。个人猜测多半是因为skew太大的关系

dddddyx

5fang8 发表于 2025-1-20 23:42
单单放出summary很难看出什么。把时序报告打马发上来看看。个人猜测多半是因为skew太大的关系 ...

违例的是这条路径，麻烦您看一下

bin_bingo

dddddyx 发表于 2025-1-21 09:49
违例的是这条路径，麻烦您看一下

tree 长5ns？ 看看为啥这么长

dddddyx

bin_bingo 发表于 2025-1-21 10:33
tree 长5ns？ 看看为啥这么长

因为设计要求 高度设置了3.4mm

bin_bingo

dddddyx 发表于 2025-1-21 10:43
因为设计要求 高度设置了3.4mm

看不出来哪里是3.4 ns，做完tree没有update io latency 吗？
clk_in 的latancy是5ns，mode1的input delay是1ns，天然就有4ns的positive skew，对hold 非常不利，data path 上的delay cell 已经插爆勒

dddddyx

bin_bingo 发表于 2025-1-21 11:00
看不出来哪里是3.4 ns，做完tree没有update io latency 吗？
clk_in 的latancy是5ns，mode1的input delay ...

没有。我平时前后端都需要做，后端设计没有深入研究，只会一些简单的设置。我直接用Encounter的gui模式，在synthesize clock tree的generate clock spec里选择buffer然后直接跑，后面就看一下timing report 不过就一直optdesign，没有违例就route了。中间的一些分析和设置我不太会

dingyisuper1

你这个path是上升沿发下降沿采，半个周期有5ns，减去你的input delay1ns，相当于你要垫delay垫4ns，感觉这个约束不是很合理

5fang8

主要问题是上升沿和下降沿的检查导致需要垫4ns。
1.上升沿和下降沿的检查导致，个人感觉是因为你用与门来做时钟门控所导致的。用一般的icg来做门控貌似没有这个问题。
2. 可以和前端问问看这个检查是否正确。