求助！formality对比FC综合前后网表过不了

Pangenda

verify的时候就只有如下十六个不等价，我看了下都是ram的输入端。
看logic clones里，貌似多了个取反逻辑。
请问各位大佬该如何解决

Patrick0809

reference里面中间那一串逻辑是什么啊，三态buffer么。

Pangenda

Patrick0809 发表于 2025-1-23 16:09
reference里面中间那一串逻辑是什么啊，三态buffer么。

感谢大佬看帖，中间那一串是三态门。目前该问题已经解决了，估计是三态门的问题。猜测如下，rtl使用了三态逻辑，但是综合的时候貌似没有三态逻辑的库单元能够使用，所以导致功能不一致。最后解决的问题是在rtl代码层面删掉了三态逻辑，然后formality就能过了。