sv环境中不需引入spice，仅仅vams模型在顶层tb中，vcs如何编译来启动混合仿真？

lmx812919

1.根据synopsis混仿的user guide，如果vcs -ams选项启动，会把v文件都认为是vams文件，此时加-sverilog选项，无法仍然会认为sv特定语法（如static const）为非法，如何解决？
2.vsc -ad需要加载一个vcsAD.init的配置文件，该文件中选择模拟仿真工具选项，例如choose xa -c xa.cfg; cfg文件是什么样子的

cofd0nut

可能类似这样：
xa.cfg:

1. set_sim_level -level 3
   
2. #set_sim_level -level 5 -inst tb_top.dut.u_analog_top.u_ana.xianalog
   
3. set_sim_level -level 5 -subckt PB_CLAMP_BIAS_v1
   
4. set_sim_level -level 5 -subckt PGM_GDL_BIAS
   
5. #set_oscillator -subckt PSSM_OSC_GEN
   
6. #set_ccap_level 7
   
7. #set_probe_window 0 500u 1m 2m 10m 20m
   
8. # Command to probe voltage & current signals
   
9. probe_waveform_voltage * -port 1 -limit 99
   
10. #probe_waveform_va * -limit 99
    
11. #probe_waveform_voltage -vsub * -level 9
    
12. #probe_waveform_current -isub * -level 9
    
13. set_logic_threshold -loth 0.5 -hith 1.3 -node *
    
14. set_waveform_option -format fsdb -file merge -flush 5%
    
15. set_multi_core -core 1
    
16. #set_analysis_core -core 10
    
17. set_duplicate_rule -select_subckt last
    
18. # force voltage to nodes
    
19. #force_node_voltage -node tb_top.dut.u_analog.porst -voltage 0.0 -time 000ns
    
20. #force_node_voltage -node tb_top.dut.u_analog.porst -voltage 1.8 -time 100ns
    
21. #force_node_voltage -node tb_top.dut.u_analog.porst -voltage 0.0 -time 400ns
    

复制代码