PLL设计中，VC0输出频率波动问题

LGD.Somuns · 发表于 2025-1-10 16:43:04

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在PLL设计中,单独仿真VCO的输出频率是比较稳定的，通过buffer与可编程分频器联合仿真时，VCO输出的频率就有个2OM左右的误差，有没有大佬知道是什么原因造成的，如何解决。如图，红色为没加可编程分频器时VCO输出频率，黄色为加了可编程分频器VCO输出频率，有个20M左右的误差

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spliter · 发表于 2025-1-11 03:09:13

Expected, need to adjust loop bandwidth

[原创] PLL设计中，VC0输出频率波动问题