输出频率稳定后，PFD的UP和DN时钟有一个相位差

its_aleix

tanborui123 发表于 2025-1-10 14:27
基本上最大相差来源就是cp的失配，你先自己算一算按你的这个电流大概是1%的失配带来的相差和仿真差多少。 ...

明白，前辈，锁定后也会有一个相差，我现在做的锁定检测电路，按理说是留了裕度的，我单独仿真那个检测模块，大概留了666ps的裕度（通过一串反相器延时实现的），但实际把环路搭建起来仿真后发现，最终相位差只有300多ps，但我的锁定检测模块没有抬起来，目前还没来得及查看具体原因是什么。
前辈说的，我理解的是，可以把计算的失配带来的误差，和我实际仿真，查看仿真结果cp电流有多少，做一个对比，确定一下CP这边的动态失配，对最终的结果造成的影响占比有多大。不晓得这样理解对不对。
再次感谢前辈指教。。。

这只有一个悬赏emmm想给每一个给我回答的前辈都悬赏hhhh

transistor7

cadence 有pll Lib, 你可以查看一下这个文档，里面有关于如何用相关的PLL models
Virtuoso Spectre Circuit Simulator RF
Analysis Library Reference