Can't read link_library file

huw

各位大佬好，请问这个问题是怎么回事呢

                               
登录/注册后可看大图

但是我echo了一下

                               
登录/注册后可看大图

感觉没什么问题啊，请各位大佬指教一下，谢谢！

huw

这是setup
echo   "*************************************************************"
echo   "************** Start load .synopsys_dc.setup ****************"
echo   "*************************************************************"

set SYN_ROOT_PATH ../../syn
set RTL_PATH      $SYN_ROOT_PATH/rtl
# set CONFIG_PATH   $SYN_ROOT_PATH/config
set SCRIPT_PATH   $SYN_ROOT_PATH/script
set MAPPED_PATH   $SYN_ROOT_PATH/mapped
set REPORT_PATH   $SYN_ROOT_PATH/report
set UNMAPPED_PATH $SYN_ROOT_PATH/unmapped
set WORK_PATH     $SYN_ROOT_PATH/work  

define_design_lib work  -path $WORK_PATH

set_app_var   search_path  [list . $RTL_PATH $SCRIPT_PATH opt/pdks/smic14/SCC14NSFP_96SDB_7P5TC24_RVT_V1P1D/Liberty/0.8v opt/pdks/smic14/SCC14NSFP_96SDB_7P5TC24_RVT_V1P1D/Syn_symbol]

set_app_var   target_library  [list opt/pdks/smic14/SCC14NSFP_96SDB_7P5TC24_RVT_V1P1D/Liberty/0.8v/scc14nsfp_96sdb_7p5tc24_rvt_ssg_v0p72_125c_ccs.db]

set_app_var   link_library    "* $target_library"

set_app_var   symbol_library    [list scc14nsfp_96sdb_7p5tc24_rvt.sdb]

echo   "*************************************************************"
echo   "************** End of load .synopsys_dc.setup ***************"
echo   "*************************************************************"

huw

这是我用的脚本
read_verilog {DLDO_ctrl_top_2.v}
set top DLDO_ctrl_top_2

link
if { [link] == 0 } {
   echo "Link with error!";
   exit;
}

check_design
if { [check_design] == 0 } {
   echo "Check design with error!";
   exit;
}

reset_design

write -f ddc -hier -out ../unmapped/${top}.ddc

set clk                clk
set clk_PERIOD         2
#set JITTER             [expr $clk_PERIOD*0.01]
#set SKEW               [expr $clk_PERIOD*0.01]
#set MARGIN             [expr $clk_PERIOD*0.05]
set JITTER             [expr $clk_PERIOD*0.01]
set SKEW               [expr $clk_PERIOD*0.01]
set MARGIN             [expr $clk_PERIOD*0.05]

set TRAN               [expr $clk_PERIOD*0.02]
set SOURCE_LATENCY     [expr $clk_PERIOD*0.01]
set NETWORK_LATENCY    [expr $clk_PERIOD*0.005]

create_clock -period $clk_PERIOD [get_ports $clk]
set_ideal_network [get_ports $clk]

set_clock_uncertainty -setup [expr $SKEW + $JITTER + $MARGIN]  [get_clocks $clk]
set_clock_transition -max $TRAN  [get_clocks $clk]
#set_clock_latency -max -source $SOURCE_LATENCY  [get_clocks $clk]
#set_clock_latency -max $NETWORK_LATENCY  [get_clocks $clk]
set_clock_latency -max -source $SOURCE_LATENCY  [get_clocks $clk]
set_clock_latency -max $NETWORK_LATENCY  [get_clocks $clk]

set RST rst
set_ideal_network  [get_ports $RST]

set IN_HG [remove_from_collection [all_inputs] [get_ports $clk]]
set INPUT_DELAY 0.3
set_input_delay $INPUT_DELAY -clock clk $IN_HG

set_load 0.15 [all_outputs]

set OUT [all_outputs]
set OUTPUT_DELAY 0.3
set_output_delay $OUTPUT_DELAY -clock clk $OUT

set LIB_NAME             scc14nsfp_96sdb_7p5tc24_rvt_ssg_v0p72_125c_ccs
set OPERA_CONDITION      ssg_v0p72_125c
# report_lib tcbn65gpluslt_ccs -operating_condition
set_operating_condition -library $LIB_NAME $OPERA_CONDITION

set auto_wire_load_selection true
set_wire_load_mode            enclosed

set_max_area 0

set_max_capacitance 0.5 [current_design]
set_max_fanout 32  [current_design]
set_max_transition 0.5 [current_design]

set INPUT_PATH    [remove_from_collection [all_inputs] [get_ports clk]]
set OUTPUT_PATH   [get_port [all_outputs]]

group_path  -name IN_PATH_HG         -from [get_port $INPUT_PATH] -to clk  -weight 3 -critical 1.0
group_path  -name OUT_PATH_HG        -to   [get_port $OUTPUT_PATH] -weight 2 -critical 0.6
  
group_path  -name REGTOREG_PATH_clk  -from [all_registers] -to  clk  -weight 4  -critical 1.0
# group_path  -name REGTOREG_PATH_clk_sram_in   -from [all_registers ] -to  clk_sram_in  -weight 4  -critical 1.0

group_path  -name COMB            -from [all_inputs] -to [all_outputs]   -weight 5 -critical 0.6

report_path_group > group_path.rpt

set_app_var verilogout_show_unconnected_pins ture
set_app_var bus_naming_style                 {%s[%d]}

set_fix_multiple_port_nets -all -buffer_constants  

compile_ultra -no_boundary_optimization  -no_autoungroup -retime

change_names             -rules verilog -hierarchy

write     -f ddc      -hierarchy -output $MAPPED_PATH/${top}.ddc
write     -f verilog  -hierarchy -output $MAPPED_PATH/${top}.v

write_sdc -version 1.7                   $MAPPED_PATH/${top}.sdc
write_sdf -version 2.1                   $MAPPED_PATH/${top}.sdf

redirect -tee -file ${REPORT_PATH}/check_design.txt      {check_design}
redirect -tee -file ${REPORT_PATH}/check_timing.txt      {check_timing}
redirect -tee -file ${REPORT_PATH}/report_constraint.txt {report_constraint -all_violators -significant_digits 4}
redirect -tee -file ${REPORT_PATH}/report_timing.txt     {report_timing -delay_type max}
redirect -tee -file ${REPORT_PATH}/check_hold.txt        {report_timing -delay_type min}
redirect -tee -file ${REPORT_PATH}/report_area.txt       {report_area}

report_timing -loops                                         > ${REPORT_PATH}/${top}.loops
report_area -nosplit -hierarchy -physical                    > ${REPORT_PATH}/${top}.area
report_power -nosplit                                        > ${REPORT_PATH}/${top}.power
report_constraint -all_violators -nosplit                    > ${REPORT_PATH}/${top}.constraint_violators
report_design                                                > ${REPORT_PATH}/${top}.design_attributes
report_clocks -attributes -skew                              > ${REPORT_PATH}/${top}.clocks
report_clock_gating -multi_stage -verbose -gated -ungated    > ${REPORT_PATH}/${top}.clock_gating
report_clock_tree -summary -settings -structure              > ${REPORT_PATH}/${top}.clock_tree
query_objects -truncate 0 [all_registers -level_sensitive ]  > ${REPORT_PATH}/${top}.latches
report_isolate_ports -nosplit                                > ${REPORT_PATH}/${top}.isolate_ports
report_net_fanout -threshold 32 -nosplit                     > ${REPORT_PATH}/${top}.high_fanout_nets
report_port -verbose -nosplit                                > ${REPORT_PATH}/${top}.port
report_hierarchy                                             > ${REPORT_PATH}/${top}.hierarchy
report_path_group                                            > ${REPORT_PATH}/${top}.path_group
report_resources -hierarchy                                  > ${REPORT_PATH}/${top}.resources
report_compile_options                                       > ${REPORT_PATH}/${top}.compile_options

set_zero_interconnect_delay_mode true
report_timing -delay max -max_paths 50 -nosplit -path full_clock_expanded \
              -nets -transition_time -input_pins            > ${REPORT_PATH}/${top}_zero-interconnect.timing

report_qor                                                  > ${REPORT_PATH}/${top}_zero-interconnect.qor

huw

有大佬知道吗

dingyisuper1

就是读不到嘛，检查一下search path，还有这个文件是不是存在，路径有没有拼错，是不是可读，是不是bsub提job的服务器访问不到这个路径，就类似的原因，细心看一下就好了

huw

dingyisuper1 发表于 2025-1-8 18:01
就是读不到嘛，检查一下search path，还有这个文件是不是存在，路径有没有拼错，是不是可读，是不是bsub提j ...

好的谢谢您，我再看看

hamandu

opt前面少个/

huw

dingyisuper1 发表于 2025-1-8 18:01
就是读不到嘛，检查一下search path，还有这个文件是不是存在，路径有没有拼错，是不是可读，是不是bsub提j ...

感谢大佬，搞定了

huw

hamandu 发表于 2025-1-8 18:46
opt前面少个/

是的感谢大佬的指点，改过来之后就好了