画版图时用nwell框住pmos时 有一部分会有黄色叉号 是怎么回事

zjkjlu

                               
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就是图上这样   按理来说不应该报错啊

本征半导体

用坐上角的工具Verify-Markers-Explain，点一下叉子的位置就知道为啥了

zjkjlu

本征半导体 发表于 2025-1-7 11:07
用坐上角的工具Verify-Markers-Explain，点一下叉子的位置就知道为啥了

Overlap between a rectangle on 'NWELL drawing' on net 'AVDD'
           and instance 'M2.2' with pin 'D' on net 'VO' creates a short.
是这么说的  意思时n阱和avdd有重叠？   但是实际工艺不是N阱在下面吗

本征半导体

zjkjlu 发表于 2025-1-7 11:13
Overlap between a rectangle on 'NWELL drawing' on net 'AVDD'
           and instance 'M2.2' with p ...

我觉得可能是井电位跟你器件自带的nwell的电位短路了，你看一下电路图管子的井接什么电位

test2022

白的NEWLL吧，应该连成一片，一个大框

我是噪声

这是连错了，看看电路里mos背栅连的是VDD吗

zjkjlu

test2022 发表于 2025-1-7 14:01
白的NEWLL吧，应该连成一片，一个大框

您所说的白的nwell是工艺库里自带的   这个没法改  我就是加了一个大的nwell框之后出现的黄色叉号的问题   不过我跑lvs和drc都没问题   不知道是咋回事