用verilog在数字电路里面设定5ns的延迟

orientview · 发表于 2025-1-3 03:19:21

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这个延迟会精确吗？

acrofoxAgain · 发表于 2025-1-3 08:02:34

非常精确，但是这个延时只能用于仿真，是不可综合的。

orientview · 发表于 2025-1-3 12:11:58

acrofoxAgain 发表于 2025-1-3 08:02
非常精确，但是这个延时只能用于仿真，是不可综合的。

可综合的延时，需要如何实现啊？

ttt913 · 发表于 2025-1-3 13:43:10

orientview 发表于 2025-1-3 12:11
可综合的延时，需要如何实现啊？

这是数字后端的工作，加timing constraint, 定义这段的延时。

orientview · 发表于 2025-1-3 16:43:20

ttt913 发表于 2025-1-3 13:43
这是数字后端的工作，加timing constraint, 定义这段的延时。

谢谢，有例程吗？

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