请问如何保证数模接口时许的正确性

flyskyseu · 发表于 2024-12-27 15:02:41

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求教各位大佬：
芯片顶层是模拟，数字部分作为一个block，如何保证数模接口时序的正确性？

hardmany · 发表于 2024-12-27 15:39:23

数字模块综合成版图，后提取版图进行联合仿真

flyskyseu · 发表于 2024-12-27 16:07:41

hardmany 发表于 2024-12-27 15:39
数字模块综合成版图，后提取版图进行联合仿真

综合成版图怎么实现？能详细说一下吗

flyskyseu · 发表于 2024-12-27 17:22:13

自己顶一顶

Anturze · 发表于 2024-12-27 17:39:09

1按照模拟出的timing spec设计 2.把数字pr后的网表给模拟去跑

flyskyseu · 发表于 2024-12-27 17:48:52

Anturze 发表于 2024-12-27 17:39
1按照模拟出的timing spec设计 2.把数字pr后的网表给模拟去跑

模拟出的spec和实际模拟电路的timing也不一定完全一致，要等后仿后才能知道模拟电路的timing啊

flyskyseu · 发表于 2024-12-27 18:01:26

Anturze 发表于 2024-12-27 17:39
1按照模拟出的timing spec设计 2.把数字pr后的网表给模拟去跑

还有数字电路规模相对模拟电路比较大，估计很难仿真吧

flyskyseu · 发表于 2024-12-30 11:25:40

自己再顶一下，有没有大牛可以帮忙解答一下

CHN_LJF · 发表于 2024-12-30 15:27:27

这种数模混合芯片需要做混仿。
1、在前仿，用数字的RTL和模拟给出的VerilogA模型，验证时序功能的正确性
2、在后仿，将数字后仿的波形中的数模接口信号输出vcd文件给模拟，让模拟读取这个文件和自己后仿的电路进行联合仿真，验证其性能

flyskyseu · 发表于 2024-12-30 16:48:47

CHN_LJF 发表于 2024-12-30 15:27
这种数模混合芯片需要做混仿。
1、在前仿，用数字的RTL和模拟给出的VerilogA模型，验证时序功能的正确性
2 ...

感谢大佬解答

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