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[求助] virtuoso上写的Verilog代码无法生成symbol

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发表于 2024-12-26 11:15:22 | 显示全部楼层 |阅读模式

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今天在写完Verilog代码后综合一直报错不能生成symbol,在view里面看0error,0warning,然后我之前写过的已经生成symbol的代码现在也不行了。求助,很急。

屏幕截图 2024-12-26 111027.png 屏幕截图 2024-12-26 111006.png
发表于 2024-12-26 11:51:40 | 显示全部楼层
在命令行下用nc编译一下看看
 楼主| 发表于 2024-12-26 12:48:41 | 显示全部楼层


acrofoxAgain 发表于 2024-12-26 11:51
在命令行下用nc编译一下看看


大哥,具体怎么操作,刚接触不太懂
发表于 2024-12-26 14:33:26 | 显示全部楼层
有ncverilog吧?
ncverilog -c verilog.v
后面是你实际的文件名。
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