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[原创] PLL环路仿真锁定后，Up和Dn同为高时，没有同事复位为0

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LGD.Somuns
发表于 2024-12-26 10:24:38 | 显示全部楼层 |阅读模式

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PLL环路仿真时，出现了Up和Dn同时为高后，Dn信号置0比Up信号置0要晚一会，这种情况是什么原因造成的呢？我用PFD单独仿真的时候不会出现这种问题，在环路中就出现了这种问题，如图所示

                               
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，有没有前辈遇到过这种问题
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