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[求助] xa_vcs 混仿

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发表于 2024-12-26 09:36:38 | 显示全部楼层 |阅读模式

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最近在用xa_vcs仿真的时候出现了一直停在DC分析之前。log最后一行。应该与网表有关,之前处理过,忘记做记录,不知道什么原因。

另外有人知道如果提高xa_vcs的仿真速度吗,或者怎样能够显示出仿真最慢电路的log。


                               
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发表于 2024-12-26 10:24:30 | 显示全部楼层
xa的配置文件cfg里面可以配置精度,set_sim_level 3是最低的,7是最高的
 楼主| 发表于 2024-12-26 14:01:01 | 显示全部楼层


htc1003 发表于 2024-12-26 10:24
xa的配置文件cfg里面可以配置精度,set_sim_level 3是最低的,7是最高的


感觉和精度没有关系,做过调整。
发表于 2024-12-27 11:14:17 | 显示全部楼层
学习一下
 楼主| 发表于 2024-12-27 17:49:05 | 显示全部楼层
解决了,问题是调用的verilog文件中有和模拟冲突的模块,但两者的name有不一样,删除调用的不用的verilog文件就可以了。
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