请教，verilog RTL 仿真中，如何模拟module A 在某段时间内饰被power off的？

霍无醉 · 发表于 2024-12-20 09:28:01

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请教各位，现在在RTL Simulation中，想模拟一个DPSRAM在某时间段内是power off的情况。

想到的方法是，在这段时间内。把DPSRAM的使能端口(WE/ME) force为disable，一段时间过后再release使能端口，让其可以恢复正常工作。
想问除了上述方法，还有什么可行的方案？
谢谢~

霍无醉 · 发表于 2024-12-20 10:32:25

顶~~~

anonymous_es · 发表于 2024-12-20 10:44:28

用real定义变量，写个从0到1的简单函数，外部有输入控制，输出是传递函数的输出结果就可以
---verilog，只能做个counter或者加个delay了；

anonymous_es · 发表于 2024-12-20 10:46:39

另，standrad cell库里，有power*的器件，可以找个demo拿过来改一下

[求助] 请教，verilog RTL 仿真中，如何模拟module A 在某段时间内饰被power off的？

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