求助大佬GPIO中Failsafe参数是什么意思？

iankim33

本人菜鸟一枚，最近拿到一份IO库的DATASHEET，对其中有两个参数指标的含义理解不是很清楚。
分别是Failsafe_DC（leakage_PAD）和Failsafe_AC（Peak_Current_PAD）这两个PAD上的电流参数。
我自己的理解是给PAD施加DC和AC信号时，观察PAD上电流，但是仿真结果不是很符合。
另外，关于Failsafe这个定义，也存在一些疑问。希望有大佬解答，跪谢！

totowo

你的理解应该没问题，仿真结果有什么不对的不妨描述一下。
fail safe最简单的理解，就是没有 IO到VDDIO的diode通路，所以仿真应该是VDDIO接地，pad接一个电压信号看看有没有电流进去

iankim33

   

totowo 发表于 2024-12-11 14:54
你的理解应该没问题，仿真结果有什么不对的不妨描述一下。
fail safe最简单的理解，就是没有 IO到VDDIO的di ...

前辈你好！我的仿真是将VDDIO至于正常电源电压1.8V。PAD接5V直流信号，输入输出通道均关闭。观察PAD上的电流。但是仿真的结果最大值相差DATASHEET较大，DATASHEET上max有170nA，我自己的仿真方法得到的结果仅有不到20nA。

我的理解是，Failsafe是通过使PMOS驱动管的nwell电位跟随PAD电位，保证寄生diode不正偏。那么VDDIO接正常电源电压与接地应该区别不大，但是我尝试了这两种设置在所有Corner下仿真，发现VDDIO接地时leakage最大值能达到400+nA，而VDDIO接1.8时，leakage最大值只有不到20nA。从结果上来看，似乎这两种仿真方法都与DATASHEET中关于failsafeleakage的最大值对应不上。

因此想请问一下前辈VDDIO接地仿Failsafe leakage是业内的标准吗？

另外还有一个关于leakage的仿真设置问题想请前辈确认一下，在仿真VDDIO和PAD上的其他条件下的leakage时，是否都是将输入输出通道关闭，上拉下拉电阻也都关闭后进行仿真呢？十分感谢！！！

tinytera

failsafe 是指你的芯片关电没有电源供电，和你连接的信号还有电，这时倒灌电流不会烧坏你的芯片

totowo

   

iankim33 发表于 2024-12-12 13:31
前辈你好！我的仿真是将VDDIO至于正常电源电压1.8V。PAD接5V直流信号，输入输出通道均关闭。观察PAD上的 ...

vddio供电已经不是最worst情况了，肯定是vddio=0时才是。此时你所有的配置都无效（因为芯片电源都没有了）。你的仿真应该在FF高温进行，如果datasheet里还偏大，有可能是他留了一些裕量（FF corner可以理解为 3sigma，他可能留到4sigma）

iankim33

   

totowo 发表于 2024-12-12 16:11
vddio供电已经不是最worst情况了，肯定是vddio=0时才是。此时你所有的配置都无效（因为芯片电源都没有了 ...

谢谢前辈指点！另外还有一个问题，就是我看有这种failsafe功能的实现，一种是可以通过控制nwell电压在当PAD电压高于VDDIO时保持跟PAD电压一致，这种能从电路上理解。还有书上说的一种是直接将上拉pmos的衬底nwell悬空，我有点疑惑的是如果直接简单粗暴的让nwell悬空，是不是会有些许不妥呢？

totowo

   

iankim33 发表于 2024-12-13 14:04
谢谢前辈指点！另外还有一个问题，就是我看有这种failsafe功能的实现，一种是可以通过控制nwell电压在当P ...

你既然也看出不妥，就不要相信第二种



见过的都是用第一种，如果你用过tsmc 28/40工艺，有他们的gpio lib的话，可以去看看他们的设计，他们有一些就是fail-safe io
就如同你说的，如果v(pad) > vddio，不光是让v(nwell)=v(pad)，还要让输出级P管和上拉p管(上拉电阻）gate电压保持v(pad)；而输出级N管和下拉n管（下拉电阻）gate电压需要保持低。

iankim33

   

totowo 发表于 2024-12-16 16:34
你既然也看出不妥，就不要相信第二种

好的，十分感谢！！