SVS电路组织层次不同报错

晬婴 · 发表于 2024-12-7 15:40:44

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本帖最后由晬婴于 2024-12-7 15:42 编辑

小弟最近在做SVS时候，发现两个schemetic如果内部组织层次不同，即使电路一样也会报错。
比如有一个schamtic叫TDC_TOP，TDC_TOP里有一个TDC_AFE模块，

还有一个schamtic叫TDC_TOP_czh，TDC_TOP_czh里有一个TDC_AFE_czh模块，TDC_AFE_czh里面的电路和TDC_AFE内部电路是一样的，只不过TDC_AFE_czh里面分成两个模块组织了起来

然后如果对TDC_TOP和TDC_TOP_czh进行SVS的话，就会报错，请问有什么解决办法吗，谢谢~

fengrlove · 发表于 2024-12-7 16:15:49

flat 跑呢

晬婴 · 发表于 2024-12-7 16:38:38

fengrlove 发表于 2024-12-7 16:15
flat 跑呢

确实是flat跑的，但是还是报错

晬婴 · 发表于 2024-12-8 17:19:37

对不起，打扰了，确实是电路本身不一样

[求助] SVS电路组织层次不同报错