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[求助] cadence理想非门

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发表于 2024-12-2 17:32:18 | 显示全部楼层 |阅读模式

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本帖最后由 Dearexile 于 2024-12-2 17:39 编辑

想问下大家 cadence里面有理想的逻辑非门吗 可以把0变1 1变0 想放在flash adc后面 非常感谢
发表于 2024-12-2 17:45:45 | 显示全部楼层
ahdlLib里的not_gate
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 楼主| 发表于 2024-12-2 17:54:43 | 显示全部楼层
本帖最后由 Dearexile 于 2024-12-2 17:59 编辑


   
loxbn 发表于 2024-12-2 17:45
ahdlLib里的not_gate


感谢感谢 但刚才试了一下感觉并没有很理想 不知道是不是哪设置错了 1.png 3.png
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发表于 2024-12-2 17:57:50 | 显示全部楼层
本帖最后由 acrofoxAgain 于 2024-12-2 18:01 编辑

其实PWL形式的vcvs就可以
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 楼主| 发表于 2024-12-2 18:03:06 | 显示全部楼层


   
acrofoxAgain 发表于 2024-12-2 17:57
其实PWL形式的vcvs就可以


感谢感谢 我去学习下怎么使用
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发表于 2024-12-2 18:05:31 | 显示全部楼层


   
Dearexile 发表于 2024-12-2 17:54
感谢感谢 但刚才试了一下感觉并没有很理想 不知道是不是哪设置错了


high和low对应电路电源电压和地,vtrans是你想要的翻转阈值,剩下三个时间设置成1p
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 楼主| 发表于 2024-12-2 18:12:15 | 显示全部楼层


   
loxbn 发表于 2024-12-2 18:05
high和low对应电路电源电压和地,vtrans是你想要的翻转阈值,剩下三个时间设置成1p
...


好的感谢 我其实就是想把输出1变为0 0变为1 但是怎么感觉设置成1p之后更加不理想了 1733134261103.png
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发表于 2024-12-2 18:59:43 | 显示全部楼层


   
Dearexile 发表于 2024-12-2 18:12
好的感谢 我其实就是想把输出1变为0 0变为1 但是怎么感觉设置成1p之后更加不理想了
...


vtran设置成(Vhigh+Vlow)/2
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 楼主| 发表于 2024-12-2 21:12:47 | 显示全部楼层


   
loxbn 发表于 2024-12-2 18:59
vtran设置成(Vhigh+Vlow)/2


好的好的 非常感谢
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