可变电容的Voltage difference是啥意思？

CeleryOK

virtuoso新人，现在正在调试一个LC的VCO，图片里我正在调试可变电容，里面有一个参数是Voltage difference，是什么意思呢？

我黄框里的VC，就是用VC 控制可变电容的容值（pss扫参VC），因此我对voltage difference不理解是干啥的。

• 按照元器件型号，是pvar开头，那应该是pmos做的varactor，所以voltage difference是设置pmos的反偏还是正偏？
• 那不是就跟我自己设定好的VC冲突了？
• 而且这个voltage difference还只能设定±VDD以内的值，否则log会弹出警告。
  

liuzexue

两端的电压差。model会根据你填的电压差，估计一下这个电压差下的电容。

CeleryOK

liuzexue 发表于 2024-11-27 11:30
两端的电压差。model会根据你填的电压差，估计一下这个电压差下的电容。

那也就是说这个voltage difference只是让我看看这个变容管能达到的范围的容值，并不影响仿真？

liuzexue

CeleryOK 发表于 2024-11-27 11:35
那也就是说这个voltage difference只是让我看看这个变容管能达到的范围的容值，并不影响仿真？
...

我认为不影响。你可以自己做做仿真看看。