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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 后端设计 › 后端讨论区 › 逻辑综合DC混用7t，9t标准单元库时序功耗面积 ...
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[求助] 逻辑综合DC混用7t，9t标准单元库时序功耗面积

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cyys
发表于 昨天 21:37 | 显示全部楼层 |阅读模式

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本科小登最近在学数字ic后端，要对个设计混用7t和9t的标准单元库。我先用了全7t的综合，又用了全9t的综合。发现9t综合出来的面积确实要大一点，但时序却更烂了，功耗更好。按理说9t不应该时序更好吗，slack更大吗？

设计面积不大，加上io总的面积30w作用，求问各位前辈解惑
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chengkunjie
发表于 昨天 23:04 | 显示全部楼层
怎么会感觉9t时序好，9t栅极长，栅电容大，面积大也引起线电容大，时序更差呀
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cyys
 楼主| 发表于 昨天 23:14 | 显示全部楼层


chengkunjie 发表于 2024-11-25 23:04
怎么会感觉9t时序好，9t栅极长，栅电容大，面积大也引起线电容大，时序更差呀 ...


我看论坛有些解释还有网上查的知识，面积：7t < 9t      速度：7t<9t    功耗：7t<9t
因为9t更高，驱动能力更强，延时更小，所以时序更好。然后他因为比较大，泄露功耗之类的更高
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