逻辑综合DC混用7t，9t标准单元库时序功耗面积

cyys

本科小登最近在学数字ic后端，要对个设计混用7t和9t的标准单元库。我先用了全7t的综合，又用了全9t的综合。发现9t综合出来的面积确实要大一点，但时序却更烂了，功耗更好。按理说9t不应该时序更好吗，slack更大吗？

设计面积不大，加上io总的面积30w作用，求问各位前辈解惑

chengkunjie

怎么会感觉9t时序好，9t栅极长，栅电容大，面积大也引起线电容大，时序更差呀

cyys

chengkunjie 发表于 2024-11-25 23:04
怎么会感觉9t时序好，9t栅极长，栅电容大，面积大也引起线电容大，时序更差呀 ...

我看论坛有些解释还有网上查的知识，面积：7t < 9t      速度：7t<9t    功耗：7t<9t
因为9t更高，驱动能力更强，延时更小，所以时序更好。然后他因为比较大，泄露功耗之类的更高

cyys

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chengkunjie

cyys 发表于 2024-11-25 23:14
我看论坛有些解释还有网上查的知识，面积：7t < 9t      速度：7t

好吧，查了下文档确实是这样。综合得到这样的结果，可能是时序约束本来比较充裕，开了优化面积和leakage，9t选的cell驱动比较小导致的。你可以report下各vt/栅极宽度/驱动等级的cell数看看是不是

cyys

chengkunjie 发表于 2024-11-26 11:54
好吧，查了下文档确实是这样。综合得到这样的结果，可能是时序约束本来比较充裕，开了优化面积和leakage ...

前辈，话说dc里面可以指定选用某种驱动能力的cell吗？以及dc的时序来看是不是没有那么准，还得是PR完后来看？感谢前辈！

dingyisuper1

你的时序差了是差了什么程度，比如如果wns从+200p变成+20p，那不叫变差，那是更合理了。另外功耗的话你还得看看综合完的cell count这些数据，这种没法一概而论的。整体来说的话，9tcell肯定是更快的，可以达到更高的工作频率，但要结合实际的设计，看是否有必要选择它。
看到你6楼的提问，指定驱动简单的方法就是把不希望用的尺寸的cell dont use掉。综合里时序不太关键，能保证setup clean就可以了，剩下主要就是优化面积

chengkunjie

cyys 发表于 2024-11-27 17:11
前辈，话说dc里面可以指定选用某种驱动能力的cell吗？以及dc的时序来看是不是没有那么准，还得是PR完后来 ...

可以禁掉一些高驱动的cell，dc时序只要没违例就行，没有连线，延迟算不准的。

cyys

dingyisuper1 发表于 2024-11-27 17:30
你的时序差了是差了什么程度，比如如果wns从+200p变成+20p，那不叫变差，那是更合理了。另外功耗的话你还得 ...

确实，感谢前辈解答！

cyys

chengkunjie 发表于 2024-11-27 23:26
可以禁掉一些高驱动的cell，dc时序只要没违例就行，没有连线，延迟算不准的。
...

是的是的，有点理解了，感谢前辈！