关于GPIO输入模式中的上拉输入和下拉输入模式具体作用

iankim33

最近在看一个GPIO，是带上下拉电阻输入模式的，网上查了一下资料，说上拉或者下拉模式就是在输出通道关闭且没有输入信号的时候，将这个PAD电位拉到高或者拉到低，不要让他浮空处于一个不确定的电位。否则可能会导致电路漏电。
我的问题就是，如果不使用上拉下拉让PAD浮空，那么漏电的机制从哪里来呢？我的理解是输出通道与PAD相连的推挽输是N管和P管的漏极，而输入通道与PAD相连的则是MOS的Gate端。输入输出通道都关闭时，似乎不管PAD怎么波动，也没有明显产生漏电流的地方呢？
第二个问题就是：什么时候决定使用上拉，什么时候使用下拉呢？

totowo

要看GPIO的做法，如果input通路是常通的（没有IE寄存器去关掉）的话，pad电压不确定，有可能导致进入芯片里的C端电压不确定，就有漏电风险。

另外很多时候GPIO需要上电strap，需要客户在外部提供一个上下拉电阻（weak1或者weak0），IO自带上下拉电阻的话可以省去客户在板子上加，选上下拉取决于你芯片默认想strap到1还是0。当然也有可能客户的应用不同，需要strap的值可能与芯片内部的上下拉极性相反，所以芯片内部的上下拉电阻也不要做太强，需要比客户在外部的上下拉电阻（通常是10K以内）更弱，内部的上下拉通常都做在几十K电阻的量级。

iankim33

totowo 发表于 2024-11-21 09:29
要看GPIO的做法，如果input通路是常通的（没有IE寄存器去关掉）的话，pad电压不确定，有可能导致进入芯片里 ...

谢谢大佬，那如果输入通道可以通过IE控制关闭掉，那上下拉电阻就不存在消除漏电的作用了吧。就剩下一个上电的时候给芯片一个初始态的作用了是吗？

totowo

iankim33 发表于 2024-11-21 11:48
谢谢大佬，那如果输入通道可以通过IE控制关闭掉，那上下拉电阻就不存在消除漏电的作用了吧。就剩下一个上 ...

如果input通路切断了那肯定就没有影响了。所以并不是所有的GPIO都有上、下拉的。