SAR ADC建模

wyr

最近做一个12BIT SARADC建模，加入寄生电容后DNL降得比较厉害，加入MC后就会有概率漏码了，但是加入比较器输入噪声后，漏码的现象反而变少了，每次mc都是跑500次，想问问大家SARADC比较器输入端的噪声对静态性能会有影响吗，怎么影响的呐；（ADC没有校准，做了比较多的冗余，匹配如果不加寄生也是满足的）

wyr

另外，把建模会失码的电容值提到电路里面仿真，失码的值出现了一次，但是如果把比较器换成理想的，失码就和建模一致的

wyr

所以比较器的等效输入噪声和踢回噪声这种概率性的东西使得本来失码的现象消失了，这种现象算好还是不好呐

loxbn

wyr 发表于 2024-11-5 17:15
所以比较器的等效输入噪声和踢回噪声这种概率性的东西使得本来失码的现象消失了，这种现象算好还是不好呐 ...

比较器噪声不会使失码现象消失。。我理解是这样的，比较器噪声会影响输出码值的准确性，进而使得本来平均分布的码值出现变化（在一定范围内打散码值），这可能是减少失码，也可能增加失码

tangyaoyun

比较器输入噪声？我第一次看到这个说法啊，你的意思是你人为的在比较器的输入端加入了噪声？这个噪声是什么量级，你是怎么加的？按理说寄生电容的影响和比较器失配影响应该分开调整，也就是你先用理想比较器，先把寄生电容影响消除，然后用理想电容，将比较器失配消除，加到一起会不会是负负得正？

总而言之，你这样做即便仿真看到结果比较好也说明不了什么，实际设计你应该留下足够的余量，仿真仅仅是个参考而已啊

Adam_ht

cycycy

wyr

loxbn 发表于 2024-11-5 17:23
比较器噪声不会使失码现象消失。。我理解是这样的，比较器噪声会影响输出码值的准确性，进而使得本来平均 ...

明白您的意思了，不管是比较器等效输入噪声，还是踢回噪声什么的，不会改变失码存在与否，但是可能会影响某一次转换结果的正确性，导致本不会出现的那一位码值，出现一次，导致看起来没有失码，这样说对吗。那如果是这样的话，我还有一个问题，对于某个确定的corner，在输入一个确定的电压时，像踢回噪声这种由比较器时钟导致的误差可以认为是固定的吗，因为当前latch失调比较小，3sigma就5mv，比较器设计的增益比较低（20~50），这个时候感觉很容易受时钟影响呐

wyr

tangyaoyun 发表于 2024-11-5 17:45
比较器输入噪声？我第一次看到这个说法啊，你的意思是你人为的在比较器的输入端加入了噪声？这个噪声是什么 ...

我其实就是在问，理论上分析，比较器的等效输入噪声，或者踢回噪声这种非理性因素，会不会和DAC的寄生，两种非理性因素一起负负得正，因为dac寄生的影响是固定的，但噪声这种东西是随机的；

loxbn

wyr 发表于 2024-11-6 08:59
明白您的意思了，不管是比较器等效输入噪声，还是踢回噪声什么的，不会改变失码存在与否，但是可能会影响 ...

回踢噪声可以理解为包含差模回踢和共模回踢，其中共模回踢导致的误差可以认为是固定的，差模回踢导致的误差会影响比较器量化，一般差模回踢与共模回踢的量成正比。

tangyaoyun

wyr 发表于 2024-11-6 09:07
我其实就是在问，理论上分析，比较器的等效输入噪声，或者踢回噪声这种非理性因素，会不会和DAC的寄生， ...

我感觉，从静态特性上应该是会有负负得正的情况，但是动态特性应该是下降的