PLL的时钟约束问题

Anturze

模拟的PLL出两个时钟，其中一个是另一个的倍频，这时候是需要做同步约束的。两者相位差是固定，但具体的相位差值该怎么约束，一般是模拟给出来吗？

harry_hust

不是逻辑分出来的时钟一般不会做成同步的。
如果相位差固定，可以在后端修平。
但还是建议用 pll 倍频时钟作为主时钟，分出来2分频钟替代 pll 输出的单倍钟。