为什么analoglib中的sw仿真时候高电平不导通

fantasy19853

之前用理想sw的时候都是直接用，没设置过close voltage和open v电压和断开电压，都能用
这次好奇怪用不了了，但我设置之后仿真不收敛了
我很奇怪为什么之前不设置都能正常用，但这次就是不导通
欢迎路过大佬不吝赐教，也欢迎讨论，谢谢大家！！
很奇怪我用TG门也不收敛

zt_ic222

换个原理图试一下，新建，不要copy

fantasy19853

https://bbs.eetop.cn/thread-977911-1-1.html，图在这个帖子，放到这个帖子一直报错说：您提交的内容包含危险的攻击请求

eebbgao

其实可以写一个可变电阻来代替开关，比如用0 ohm/10M ohm来表示开关状态

fantasy19853

   

eebbgao 发表于 2024-11-4 08:56
其实可以写一个可变电阻来代替开关，比如用0 ohm/10M ohm来表示开关状态

是用verilogA吗

fantasy19853

   

eebbgao 发表于 2024-11-4 08:56
其实可以写一个可变电阻来代替开关，比如用0 ohm/10M ohm来表示开关状态

好的谢谢您，学习了

eebbgao

   

fantasy19853 发表于 2024-11-4 10:04
是用verilogA吗

就普通hspice语句就可以，参考下面写法：



RX1 gnd net38 'V(vr)'
vx2 vr gnd PWL 0 0 0.4 30000 0.739 30000 0.740 8000
.probe v(vr)

eebbgao

   

fantasy19853 发表于 2024-11-4 10:04
是用verilogA吗

直接hspice里面写就行了，参考如下


RX1 gnd net38 'V(vr)'
vx2 vr gnd PWL 0 0 0.4 30000 0.739 30000 0.740 8000
.probe v(vr)