综合相关的一个问题

lurenjie123 · 发表于 2024-10-31 22:35:12

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用模块语句写了一段verilog代码，然后进行了DC综合，但是综合后发现INV2单元变程了CLKINV4,所以好奇是否可以设置约束，让模块在综合后不变化。

liuguangxi · 发表于 2024-11-1 09:17:29

使用set_dont_touch命令作用于模块当中例化的INV2单元，这样DC就不会修改了

hxy2018 · 发表于 2024-11-1 09:47:19

在verilog里INV2上加dont_touch arrtibute也可以避免转掉

jinfeier · 发表于 2024-11-1 09:54:38

hxy2018 发表于 2024-11-1 09:47
在verilog里INV2上加dont_touch arrtibute也可以避免转掉

请问如何在verilog里加上该属性

hxy2018 · 发表于 2024-11-1 10:16:41

jinfeier 发表于 2024-11-1 09:54
请问如何在verilog里加上该属性

在instance前面加上DONT_TOUCH
(* DONT_TOUCH= "yes" *) INV2_140P9T35L U9 (...);

jinfeier · 发表于 2024-11-1 10:19:49

hxy2018 发表于 2024-11-1 10:16
在instance前面加上DONT_TOUCH
(* DONT_TOUCH= "yes" *) INV2_140P9T35L U9 (...);

好的这样子综合工具允许的哈

liuguangxi · 发表于 2024-11-1 10:21:44

假设ring_oscillator3为设计顶层，约束里面使用
set_dont_touch [get_cells U*]

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