数模混合网表做lvs有问题

新手上路哈哈哈 · 发表于 2024-10-29 09:51:38

有大佬用过tapless工艺吗，virtuoso提网表后，做lvs有问题，数字网表单跑是没问题的，顶层网表端口顺序也对上了

acrofoxAgain · 发表于 2024-10-29 10:31:26

1. 看看是不是大小写的问题，rule中加source case yes看看
2. 如果数字模拟部分是分开产生网表然后合并的，看看是不是有模拟部分用到与数字部分相同的单元名的情况，改下单元名，或者把模拟部分用到的子单元定义都放到模拟顶层定义的内部去。

新手上路哈哈哈 · 发表于 2024-10-29 10:38:03

acrofoxAgain 发表于 2024-10-29 10:31
1. 看看是不是大小写的问题，rule中加source case yes看看
2. 如果数字模拟部分是分开产生网表然后合并的， ...

大小写试过了，我现在尝试了只有两个数字模块，没有模拟的电路，用virtuoso建了两个空壳，提出来顶层网表，再include两个数字的cdl，也不行

maomao198477 · 发表于 2024-10-29 10:41:46

进步提高的好机会

新手上路哈哈哈 · 发表于 2024-10-29 10:45:41

每个cdl中X1，X2这种模块的标号重复是否有影响

acrofoxAgain · 发表于 2024-10-29 10:46:57

新手上路哈哈哈发表于 2024-10-29 10:45
每个cdl中X1，X2这种模块的标号重复是否有影响

不在一个subckt内没影响

acrofoxAgain · 发表于 2024-10-29 10:51:32

新手上路哈哈哈发表于 2024-10-29 10:38
大小写试过了，我现在尝试了只有两个数字模块，没有模拟的电路，用virtuoso建了两个空壳，提出来顶层网表 ...

include两个网表，这两个网表里面可能有相同的subckt定义，但是它们的内容可能不同，或者端口顺序可能不同，这样就会导致问题。

cdl网表的subckt支持嵌套定义，可以用嵌套定义避免冲突。

.subckt sub1 ...
...
.ends

.subckt sub2 ...
...
.ends

.sub TOP1 ...
x1 ... sub1
x2 ... sub2
...
.ends

可以变为：

.sub TOP1 ...
.subckt sub1 ...
...
.ends

.subckt sub2 ...
...
.ends

x1 ... sub1
x2 ... sub2
...
.ends

wesley_wan · 发表于 2024-10-29 11:13:36

先把你的电源捋清楚吧，PMOS/NMOS 的B端都接DVSS，LAYOUT/SOURCE 都有问题

新手上路哈哈哈 · 发表于 2024-10-29 11:31:24

wesley_wan 发表于 2024-10-29 11:13
先把你的电源捋清楚吧，PMOS/NMOS 的B端都接DVSS，LAYOUT/SOURCE 都有问题

这个是数字pr后的网表，单独做lvs，是过了的

发散性思维 · 发表于 2024-10-29 12:03:32

看看BOX掉数字部分和模拟部分再跑一下试试

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