DT Delta-Sigma ADC 后仿失真问题求助

百里酚蓝 · 发表于 2024-10-30 22:47:05

按理说应该不会，你把斩波信号disable试一下呢

百里酚蓝 · 发表于 2024-10-30 22:52:12

论文中有提到过说，fchop=fs/2就不会混叠，不过我仿真看到，fs/2结果反而是最差的

百里酚蓝 · 发表于 2024-10-30 22:57:42

我也觉得上面这个人，说的有道理一些，寄生电容不该影响这么大，可能是漏电导致的，不过我个人不是BCD工艺，所以输入这里用CMOS开关没有发现什么问题。

singer233 · 发表于 2024-10-31 09:38:52

试过关闭斩波，失真没有改善。目前也没发现漏电的问题。已经开始怀疑仿真设置会不会有问题了

风也信子 · 发表于 2024-10-31 10:04:32

看你FFT是3bit，2n3b?
前仿就发现必须用自举，不是很应该，才90多db的snr不至于，时序是否有不合理的地方，比方说前仿时序过于理想化，后仿时序不再理想？

singer233 · 发表于 2024-10-31 10:23:58

风也信子发表于 2024-10-31 10:04
看你FFT是3bit，2n3b?
前仿就发现必须用自举，不是很应该，才90多db的snr不至于，时序是否有不合理的地方， ...

那个图频谱不是我的，我的是单比特。前仿的时候就觉得很奇怪，对放大器输入点的开关要求很高。时序的话在最开始的图里有体现，就是经典的对寄生电容不敏感的时序，这块也检查过。不过现在有准备检查一下斩波时序，斩波的边沿在后仿出现了一些偏移

风也信子 · 发表于 2024-10-31 14:44:46

singer233 发表于 2024-10-31 10:23
那个图频谱不是我的，我的是单比特。前仿的时候就觉得很奇怪，对放大器输入点的开关要求很高。时序的话在 ...

查一查采样电容上级版/积分器输入端，跟反馈的bit线之间，是否有cc？

singer233 · 发表于 2024-10-31 15:30:23

风也信子发表于 2024-10-31 14:44
查一查采样电容上级版/积分器输入端，跟反馈的bit线之间，是否有cc？

第一级积分器里所有的几百个cc我都排查过一遍了，最后查出来就只有放大器输入那里开关的寄生电容有影响

singer233 · 发表于 2024-11-1 09:46:55

本帖最后由 singer233 于 2024-11-1 09:50 编辑

顶。。

小小小龙猫 · 发表于 2024-12-20 17:00:48

你好，想问一下这个问题现在解决了吗？我也在用BCD做sdadc，目前遇到的问题也是各种奇怪

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